γιατί χρειαζόμαστε SystemC γλώσσα;

[tybhsl]

Το μόνο που ξέρω SystemC είναι μια γλώσσα που μπορεί να χρησιμοποιηθεί για να διευκολύνει την επαλήθευση του συστήματος.Και μου είπαν ότι μπορεί να μετατραπεί σε HDL.Μπορεί SystemC κάνουμε ό, τι Verilog / VHDL μπορούμε να κάνουμε;Προτίθεται να τις αντικαταστήσουν εντελώς;Ευχαριστώ!

 

[JesseKing]

συστήματος γ είναι τόσο HVL και HDL.μπορεί να υποστηρίξει discription σύστημα και RTL ΠΕΡΙΓΡΑΦΗ, έτσι κατά κάποιο τρόπο, μπορείτε να σκεφτείτε ότι μπορεί να κάνει ό, τι Verilog / VHDL μπορεί να κάνει.

αλλά δεν νομίζω ότι θα τους αντικαταστήσουν, επειδή
1.δεν μπορεί να υποστηρίξει RTL discription τόσο αποτελεσματική όσο Verilog / VHDL, νομίζω.
2.ορισμένες άλλες HVL γλώσσες ανταγωνίζονται με SystemC τώρα, όπως Verilog σύστημα, ανοιχτή vera, και ε.ποια θα κερδίσει εξακολουθεί να αποτελεί πρόβλημα.

 

[feel_on_on]

είναι πιο colse σε γλώσσα C από HDL!

 

[andromeda]

Αρχικά, η ιδέα πίσω από SystemC ήταν: 1 γλώσσα για το υλικό τα πάντα, επαλήθευση και λογισμικού.
Σήμερα, είναι σαφές ότι καμία εταιρεία δεν γίνει εργαλείο σύνθεσης με την υποστήριξη SystemC.
Ακόμα, έστω και αν δεν χρήση στην περιγραφή του υλικού, SystemC έχει μεγάλο πλεονέκτημα σε σχέση με SystemVerilog σε SW / HW από κοινού σχεδιασμό και την από κοινού έλεγχο, SW / HW στεγανοποίηση.
Επίσης, οι επαναλήψεις μεταξύ των διαφόρων arhitectures είναι πολύ πιο γρήγορα σε SystemC στη συνέχεια σε οποιοδήποτε HDL.
Σημερινής προσομοιωτή (για nc αυξομείωσης παράδειγμα-Verilog συν nc_systemc) έχουν υποστήριξη για SystemC / HDL cosimulation.Αυτό σημαίνει μεγάλη απλοποίηση και την επιτάχυνση σε περιβάλλοντα επαλήθευσης μπλοκ επίπεδο (ανάπτυξη του πλήρους μοντέλου στην SystemC και αντικατάσταση μόνο 1 μονάδα με την περιγραφή HDL).
Για arhitects σύστημα, SoC integrators (ιδίως αν υπάρχουν κάποιες ενσωματωμένοι επεξεργαστές εκεί, και στη μέση είναι λίγοι thrm σε κάθε SoC σήμερα), engeneers έλεγχο, ακόμη και για engeneers σχεδιασμό που θέλουν να έχουν καλή executabile προδιαγραφών πριν από την κωδικοποίηση της HDL, SystemC είναι η γλώσσα της επιλογή.
Εξακολουθώ να θέλω να δω το εργαλείο σύνθεσης με την υποστήριξη SystemC - που σημαίνει πολύ καλή επαναλήψεις μεταξύ των διαφόρων C / SystemC μοντέλα μόνο που δεν discontinuitet.

 

[omara007]

SystemC υποτίθεται ότι θα κάνει ό, τι VHDL / Verilog κάνω ..Ωστόσο, το κύριο πρόβλημα είναι ότι δεν είναι υποστηρίζονται από εργαλεία σύνθεση ..Dunno y!..

Τα πλεονεκτήματα της SystemC έναντι κανονικής HDLs είναι:

1 - Μπορεί να υποστηρίξει επίπεδο συστήματος περιγραφής και RTL, και τα δύο.
2 - Είναι εκτελέσιμο, το οποίο σημαίνει u μπορούν να τη χρησιμοποιούν για να επικοινωνούν μεταξύ των ομάδων σχεδιασμού (όπως μεταξύ Λογισμικό ομάδα και Υλικό Ομάδα) χωρίς να ενοχλούνται από τα παιδιά δεν ξέρουν πώς να διερμηνέων και τι λένε οι άλλοι ..και να ξεπεράσει τη γεύση υπόβαθρο των διαφόρων μηχανικών.
3 - Μπορείτε ακόμη να χρησιμοποιήσετε τον ίδιο κωδικό γραμμένο για την περιγραφή του συστήματος σε περιγραφή RTL με τη χρήση του κανονικού C χαρακτηριστικά (όπως η υπερφόρτωση, επιτακτικό, inheretance, κλπ.)
4 - Υποστηρίζει τόσο SW και HW προσομοίωση ταυτόχρονα δεν χρειάζεται να κατάτμηση ur σχεδιασμό από την αρχή.
5 - Μπορείτε να χρησιμοποιήσετε οποιαδήποτε C / C κατάσταση στο εσωτερικό του κώδικα, και αυτό καθιστά πιο πιθανό να εξαπλωθεί στους μηχανικούς επειδή οι περισσότεροι από τους μηχανικούς γνωρίζουν C / C .
6 - SystemC έρχεται με κάποια έτοιμα παραδείγματα και τα πακέτα που είναι εξαιρετικά χρήσιμα για το σχεδιασμό ..κάτι σαν ΠΕ.
7 - Είναι εντελώς δωρεάν και u μπορεί να το χρησιμοποιήσει για GCC.Αυτό το καθιστά φθηνότερο από VHDL και Verilog cuz if u πάει για u HDL ανάγκη προσομοιωτή ..και οι περισσότεροι από τους εξομοιωτές δεν είναι δωρεάν.

 

[lijian_18]

Νομίζω SystemC είναι ένα πολύ καλό εργαλείο για το σχεδιασμό του συστήματος.Το πλεονέκτημα της είναι ακριβώς ταχύτητα.Σε περίπτωση που συνδέονται με την HDL, της πλεονέκτημα δεν υφίσταται πλέον.

 

[Galant]

Πραγματικά SystemC ως επί το πλείστον χρησιμοποιείται για την επαλήθευση επίπεδο σύστημα τώρα, αν και υπάρχουν ορισμένα εργαλεία eda ότι μπορεί σύνθεση SystemC σε HDL.

 

[omara007]

Galant έγραψε:

υπάρχουν ορισμένα εργαλεία eda που μπορεί σύνθεση SystemC σε HDL.

 

[nand_gates]

Synopsys υποστηρίζει SystemC σύνθεση!
Ελέγξτε βιβλίο από τον J. Bhaskar "SystemC Primer" για περισσότερες πληροφορίες.

 

[omara007]

Έχω το βιβλίο ..και χρησιμοποιώ SystemC κατά την εργασία ..και υποθέτω Σύνοψη δεν είναι τίποτα περισσότερο στήριξη .. σύνθεση SystemCΥπάρχουν δύο διαθέσιμες εργαλείο που προσποιούνται ότι είναι σε θέση να συνθέσουν SystemC, αλλά το μέγιστο που έχει επιτευχθεί είναι η συμπεριφοριστική σύνθεση ..
Χρησιμοποιώ ήδη Περίληψη Σύστημα Studio που υποστηρίζει SystemC .. προσομοίωσηαλλά βρίσκω τίποτα δεν σαν SystemC Σύνθεση εκεί ..
Εάν u έχω μια ενημερωμένη κομμάτι της πληροφορίες σχετικά με αυτό το θέμα, σας παρακαλούμε να μην hesistate για την ενημέρωση μου ..

 

[andromeda]

Εάν χρησιμοποιείτε Cadence nc_verilog nc_systemc, δεν υπάρχει σχεδόν καμία επιβράδυνση όταν κάνετε SystemC-Verilog cosimulation (πράγματι, ανάλογα με Verilog ενότητα compelxity, επιβραδύνει υφίσταται, αλλά μόνο επειδή Verilog implemenation είναι εγγενώς πιο αργή συνέχεια, C / SystemC εφαρμογή - Πραγματικά πιστεύω ότι δεν υπάρχει καμία γλώσσα με εναέρια γλώσσα).Μάλλον δεν είναι πραγματικά cosimulation, αλλά και οι δύο γλώσσες που συγκεντρώνονται στα ίδια εσωτερική παρουσίαση (Ι didnt check in τεκμηρίωσης Cadence τι λένε γι 'αυτό).
Έτσι, για όλους όσους μισούν cosumulations λόγω της ταχύτητας (χρήστες Specman, PLI χρήστες) σε NC-SystemC nc_verilog δεν υπάρχει κανένα πρόβλημα με αυτό, αυτό που είναι πραγματικά μεγάλο πλεονέκτημα.

 

[zhangpengyu]

Systemverilog είναι καλύτερη από SystemC.
Systemverilog είναι καλύτερη από SystemC, και μπορεί να αντικαταστήσει Verilog και SystemC.

 

[omara007]

zhangpengyu έγραψε:

Systemverilog είναι καλύτερη από SystemC.

Systemverilog είναι καλύτερη από SystemC, και μπορεί να αντικαταστήσει Verilog και SystemC.

 

[Guest]

omara007 έγραψε:zhangpengyu έγραψε:

Systemverilog είναι καλύτερη από SystemC.

Systemverilog είναι καλύτερη από SystemC, και μπορεί να αντικαταστήσει Verilog και SystemC.

 

[omara007]

σεισμός έγραψε:

είναι η υπόθεση;
I donnt πως ναι.
Zhangpengyu είναι σωστό.
Systemverilog μπορεί να αντικαταστήσει Verilog και SystemC.

 

[Guest]

Γεια σου, omara007.Ευχαριστώ για να επισημάνω τα σημεία που
Νομίζω ότι εγώ δεν εκφράστηκα με σαφήνεια.Είπατε ότι ίσως μπορώ να χρησιμοποιήσω SystemVerilog τώρα, ναι, είναι αλήθεια ότι εγώ
ετοιμάζω για αυτό, αλλά έχω χρησιμοποιήσει SystemC και μπορούν να αισθανθούν τη δύναμή της, εξακολουθεί να μπορώ να βρω κάποια ελαττώματα γι 'αυτό, όπως δεν είναι, πάρα πολλά παιδιά το χρησιμοποιούν για τη σύνθεση.Και κάποια άλλα προβλήματα που όλοι εμείς οι μηχανικοί θα αντιμετωπίζουν συχνά.Οι εν λόγω εταιρεία υποστηρίζει ότι πραγματικά, αλλά πόσο συχνά είναι αυτά τα εργαλεία που χρησιμοποιούνται στην πραγματικότητα;Ένα υποσύνολο είναι πραγματικά μια επαγγελματική έκφρασης!
Εννοώ το υποσύνολο της σύνταξης SystemC και όλες τις λειτουργίες.Δεν είναι ότι ασαφής, είναι το δικαίωμα αυτό;Δεν θα πρέπει να χρησιμοποιούν «σίγουρα», αλλά είναι πεποίθησή μου, κάθε
ΕΟΑ πωλητής έχει το δικό πεποιθήσεων, και μπορεί να είναι εξαιρετικά ομόλογό του, ο οποίος γνωρίζει το μέλλον, είναι απλώς ένα είδος κατανόησης.
Ευχαριστώ

 

[omara007]

Αγαπητέ Quake
Can u αναφέρω εν συντομία τα πλεονεκτήματα και τα μειονεκτήματα των SystemVerilog;
Χαιρετισμοί
Omara007

 

[the_penetrator]

guys ok ...

Θα προσπαθήσω να είναι ουδέτερη εδώ.

SystemVerilog δεν πήρε τόσο πολύ υποστήριξη ακόμα.Υπάρχουν περισσότερα SystemC εργαλεία που βασίζονται.

Προφανώς SystemVerilog θα ripoff VHDL και SystemC, και μερικές Verilog κατασκευές.Θα προσπαθήσω να είμαι καλύτερη δακτυλογραφημένη γλώσσα με γέφυρες σε έλεγχο και το σύστημα-προσομοίωση επίπεδο.

Αλλά δεν υπάρχει πραγματικά ώριμη εμπορικό εργαλείο (ή Κάνω λάθος) και δεν μπορώ να βρώ κανένα ανοικτού εργαλείο πηγή για SystemVerilog.

BTW SystemC έχει πράγματι ικανά ανοικτού κώδικα και δωρεάν εργαλεία.

the_penetratorŠ
PS: Είμαι VHDL / χρήστη SystemC.Μειώθηκε Verilog γύρω στο 2000.Περιμένουμε να δούμε τι θα συμβεί με SystemVerilog.

 

[funzero]

Χρειαζόμαστε ως ένα γρήγορο εργαλείο πρωτότυπο.
Έχει καλή ποιότητα σε υψηλά μοντελοποίηση επίπεδο και επαλήθευσης.

 

[spauls]

Χρησιμοποιώ γ συστήματος από το παρελθόν 1 έτος,
είναι καλύτερο για την επικύρωση Micro Αρχιτεκτονική