Whats λανθασμένο με αυτό τον κωδικό;

[sixdegrees]

Μπορεί κάποιος να μου πει τι είναι λάθος με τον κώδικα παρακάτω; module lcd_posedge (lcd_clk_in, CLK, RST, lcd_latch)? εισόδου lcd_clk_in? / / 38 Hz εισόδου CLK? / / CLK κύρια είσοδο RST? lcd_latch εξόδου? σύρμα lcd_clk_in? σύρμα CLK? ΤΥ σύρμα? lcd_latch σύρμα? lcd_posedge_latch_S σύρμα? σύρμα [1 : 0] edge0? reg [1:00] edge1? πάντα @ (negedge ΤΥ ή negedge CLK ή negedge lcd_clk_in) αρχίσουν εάν (RST == 1'b1) αρχίζουν edge1

 

[benradu]

Δεν είμαι πολύ εξοικειωμένος με Verilog, αλλά δεν μπορείτε να χρησιμοποιήσετε περισσότερα από ένα ρολόι για edge1 σας. Έτσι, αφαιρέστε negedge από ΤΥ και lcd_clk_in στη λίστα ευαισθησίας.

 

[tkbits]

Μπορείτε να καθορίσετε negedge για lcd_clk_in, αλλά μπορείτε να το χρησιμοποιήσετε ως ένα κομμάτι των δεδομένων, και δεν είναι μέρος μιας αν κατάσταση. Διαγραφή της lcd_clk_in από τη λίστα ευαισθησίας. Είναι κοινό για να καθορίσετε δύο άκρα. Ένα πλεονέκτημα πρέπει να ελέγχεται κατά 1 ή 0, και αυτή τη δοκιμασία να καθορίζουν τιμές για 1 ή 0, χωρίς λογική. Το υπό δοκιμή άκρο γίνεται async ορίσετε ή να επαναφέρετε σας.

 

[imon]

είναι πιο εύκολο να σας βοηθήσει αν έχετε γράψει ψευδοκώδικα επίσης. Λοιπόν, αυτό το μήνυμα που σας λέει είναι ότι 1. χρησιμοποιείτε negedge στον ευαίσθητο λίστα, ενώ 2. χρησιμοποιείτε ΤΥ == 1'b1 στην κατάστασή σας κατά πάσα πιθανότητα, αυτό δεν είναι πώς το κάνεις ασύγχρονη επαναφορά

 

[bbgil]

Δοκίμασα τον κωδικό σας και πήρα το ίδιο μήνυμα, αλλά όταν μπορώ να αφαιρέσω το ζήτημα συμβατότητας με την ΤΥ, CLK και CLK σε, να το συνθέσει, αν και προειδοποιήσεις που βγαίνει από την άποψη ορισμένων reg και το καλώδιο δεν χρησιμοποιείται. πάντα @ (negedge lcd_clk_in) αρχίσουν εάν (RST == 1'b1) αρχίζουν edge1

 

[rsrinivas]

πάντα @ (posedge CLK ή negedge reset) δίνει μια asynchronus FF αλλά ur κωδικός έχει δύο ρολόγια τα οποία δεν συνεπάγεται κανένα από τα μπλοκ FPGA δοκιμάσετε την αφαίρεση ενός CLK και u μπορεί να το κάνει pls μην μας πείτε τα αποτελέσματα όσον αφορά Srinivas

 

[nand_gates]

Ταμείο αυτό! Η ελπίδα αυτή η εργασία

 module lcd_posedge (lcd_clk_in, CLK, RST, lcd_latch)? Εισόδου CLK? / / Κύρια είσοδο του CLK ΤΥ? Εισόδου lcd_clk_in? / / 38 Hz lcd_latch εξόδου? Lcd_clk_in σύρμα? Σύρμα CLK? ΤΥ σύρμα? Lcd_latch σύρμα? lcd_posedge_latch_S σύρμα? σύρμα [1:00] edge0? reg [1:00] edge1? πάντα @ (negedge CLK ή posedge RST) αρχίσουν εάν (RST) edge1