B
brunokasimin
Guest
Γειά,
I Hava μια ενότητα που ονομάζεται VHDL hello_med1.vhd.The κωδικοί έχουν ως εξής:IEEE βιβλιοθήκη?
χρήση IEEE.std_logic_1164.all?
χρήση IEEE.numeric_std.all?
zpu βιβλιοθήκη?
zpu.zpupkg.all χρήση?
Hello_Med1 οντότητα
generic (
WORD_SIZE: φυσικό: = 32? - 32 bits δεδομένων διαδρομής
D_CARE_VAL: std_logic: = '0 '? - Γεμίστε αξία, έχω καλύτερα αποτελέσματα με το
CLK_FREQ: θετική: = 50? - 50 MHz clock
BRATE: θετική: = 115200? - RS-232 baudrate
ADDR_W: φυσικό: = 18? - 18 χώρο διεύθυνση bits = 256 kB, 128 kB I / O
BRAM_W: φυσικό: = 14)? - 14 χώρος RAM bits = 16 kB
λιμένα (
clk_i: σε std_logic? - ρολόι της CPU
rst_i: σε std_logic? - Επαναφορά
rs232_tx_o: out std_logic? - UART Tx
rs232_rx_i: σε std_logic)? - UART Rx
σταθερή BRD_PB1_I: string: = "D19"? - SWITCH8 == S2
σταθερή BRD_CLK1_I: string: = "AA12"? - 50 MHz clock
- σταθερή BRD_CLK1_I: string: = "AB12"? - 40 MHz clock
- UART: απευθείας καλώδιο 1:1
σταθερή BRD_TX_O: string: = "L4"? - UART 1 (Ι1) TXD1 DB9 pin 2
σταθερή BRD_RX_I: string: = "L3"? - UART 1 (Ι1) RXD1 DB9 ακίδα 3
------------
- Pinout --
------------
χαρακτηριστικό LOC: string?
χαρακτηριστικό IOSTANDARD: string?
σταθερή IOSTD: string: = "LVTTL"?
χαρακτηριστικό LOC του rst_i: σήμα είναι BRD_PB1_I?
χαρακτηριστικό IOSTANDARD της rst_i: σήμα είναι IOSTD?
χαρακτηριστικό LOC του clk_i: σήμα είναι BRD_CLK1_I?
χαρακτηριστικό LOC του rs232_tx_o: σήμα είναι BRD_TX_O?
χαρακτηριστικό IOSTANDARD της rs232_tx_o: σήμα είναι IOSTD?
χαρακτηριστικό LOC του rs232_rx_i: σήμα είναι BRD_RX_I?
χαρακτηριστικό IOSTANDARD της rs232_rx_i: σήμα είναι IOSTD?
τέλος Hello_Med1 οντότητα?
αρχιτεκτονική FPGA της Hello_Med1 είναι
ZPU_Med1 συστατικό
generic (
WORD_SIZE: φυσικό: = 32? - 32 bits δεδομένων διαδρομής
D_CARE_VAL: std_logic: = 'X'? - Γεμίστε αξία
CLK_FREQ: θετική: = 50? - 50 MHz clock
BRATE: θετική: = 9600? - RS232 baudrate
ADDR_W: φυσικό: = 18? - 18 χώρο διεύθυνση bits = 256 kB, 128 kB I / O
BRAM_W: φυσικό: = 15)? - 15 χώρος RAM bits = 32 kB
λιμένα (
clk_i: σε std_logic? - ρολόι της CPU
rst_i: σε std_logic? - Επαναφορά
break_o: out std_logic? - εκτελούνται Διάλειμμα
dbg_o: out zpu_dbgo_t? - Debug info
rs232_tx_o: out std_logic? - UART Tx
rs232_rx_i: σε std_logic)? - UART Rx
τέλος ZPU_Med1 συνιστώσα?
αρχίζω
zpu: ZPU_Med1
generic map (
WORD_SIZE => WORD_SIZE, D_CARE_VAL => D_CARE_VAL,
CLK_FREQ => CLK_FREQ, BRATE => BRATE, ADDR_W => ADDR_W,
BRAM_W => BRAM_W)
Παρουσίαση του λιμένα (
clk_i => clk_i, rst_i => rst_i, rs232_tx_o => rs232_tx_o,
rs232_rx_i => rs232_rx_i, dbg_o => open)?
τέλος αρχιτεκτονική FPGA? - Οντότητα: Hello_Med1
Έχω μια άλλη ενότητα VHDL η οποία ζητούσε ZPU_Med1.vhd.Now θέλουν να συμπεριλάβει προηγούμενη ενότητα μου VHDL, hello_med1.vhd στην κορυφή μου-επίπεδο σχεδιασμού entity.Should i περιλαμβάνουν ZPU_Med1.vhd μαζί μου;;Αυτό μου έχει προκαλέσει σύγχυση, δεδομένου ότι έχω ήδη ZPU_Med1 σε hello_med1.vhd .. μου Μήπως αυτό σημαίνει ότι ZPU_Med1.vhd είναι πράγματι ήδη σε hello_med1.vhd μου;;
Κάθε θ βοηθήσει σημαντικά appreciate.Thx
Χαιρετισμοί,
Bruno
I Hava μια ενότητα που ονομάζεται VHDL hello_med1.vhd.The κωδικοί έχουν ως εξής:IEEE βιβλιοθήκη?
χρήση IEEE.std_logic_1164.all?
χρήση IEEE.numeric_std.all?
zpu βιβλιοθήκη?
zpu.zpupkg.all χρήση?
Hello_Med1 οντότητα
generic (
WORD_SIZE: φυσικό: = 32? - 32 bits δεδομένων διαδρομής
D_CARE_VAL: std_logic: = '0 '? - Γεμίστε αξία, έχω καλύτερα αποτελέσματα με το
CLK_FREQ: θετική: = 50? - 50 MHz clock
BRATE: θετική: = 115200? - RS-232 baudrate
ADDR_W: φυσικό: = 18? - 18 χώρο διεύθυνση bits = 256 kB, 128 kB I / O
BRAM_W: φυσικό: = 14)? - 14 χώρος RAM bits = 16 kB
λιμένα (
clk_i: σε std_logic? - ρολόι της CPU
rst_i: σε std_logic? - Επαναφορά
rs232_tx_o: out std_logic? - UART Tx
rs232_rx_i: σε std_logic)? - UART Rx
σταθερή BRD_PB1_I: string: = "D19"? - SWITCH8 == S2
σταθερή BRD_CLK1_I: string: = "AA12"? - 50 MHz clock
- σταθερή BRD_CLK1_I: string: = "AB12"? - 40 MHz clock
- UART: απευθείας καλώδιο 1:1
σταθερή BRD_TX_O: string: = "L4"? - UART 1 (Ι1) TXD1 DB9 pin 2
σταθερή BRD_RX_I: string: = "L3"? - UART 1 (Ι1) RXD1 DB9 ακίδα 3
------------
- Pinout --
------------
χαρακτηριστικό LOC: string?
χαρακτηριστικό IOSTANDARD: string?
σταθερή IOSTD: string: = "LVTTL"?
χαρακτηριστικό LOC του rst_i: σήμα είναι BRD_PB1_I?
χαρακτηριστικό IOSTANDARD της rst_i: σήμα είναι IOSTD?
χαρακτηριστικό LOC του clk_i: σήμα είναι BRD_CLK1_I?
χαρακτηριστικό LOC του rs232_tx_o: σήμα είναι BRD_TX_O?
χαρακτηριστικό IOSTANDARD της rs232_tx_o: σήμα είναι IOSTD?
χαρακτηριστικό LOC του rs232_rx_i: σήμα είναι BRD_RX_I?
χαρακτηριστικό IOSTANDARD της rs232_rx_i: σήμα είναι IOSTD?
τέλος Hello_Med1 οντότητα?
αρχιτεκτονική FPGA της Hello_Med1 είναι
ZPU_Med1 συστατικό
generic (
WORD_SIZE: φυσικό: = 32? - 32 bits δεδομένων διαδρομής
D_CARE_VAL: std_logic: = 'X'? - Γεμίστε αξία
CLK_FREQ: θετική: = 50? - 50 MHz clock
BRATE: θετική: = 9600? - RS232 baudrate
ADDR_W: φυσικό: = 18? - 18 χώρο διεύθυνση bits = 256 kB, 128 kB I / O
BRAM_W: φυσικό: = 15)? - 15 χώρος RAM bits = 32 kB
λιμένα (
clk_i: σε std_logic? - ρολόι της CPU
rst_i: σε std_logic? - Επαναφορά
break_o: out std_logic? - εκτελούνται Διάλειμμα
dbg_o: out zpu_dbgo_t? - Debug info
rs232_tx_o: out std_logic? - UART Tx
rs232_rx_i: σε std_logic)? - UART Rx
τέλος ZPU_Med1 συνιστώσα?
αρχίζω
zpu: ZPU_Med1
generic map (
WORD_SIZE => WORD_SIZE, D_CARE_VAL => D_CARE_VAL,
CLK_FREQ => CLK_FREQ, BRATE => BRATE, ADDR_W => ADDR_W,
BRAM_W => BRAM_W)
Παρουσίαση του λιμένα (
clk_i => clk_i, rst_i => rst_i, rs232_tx_o => rs232_tx_o,
rs232_rx_i => rs232_rx_i, dbg_o => open)?
τέλος αρχιτεκτονική FPGA? - Οντότητα: Hello_Med1
Έχω μια άλλη ενότητα VHDL η οποία ζητούσε ZPU_Med1.vhd.Now θέλουν να συμπεριλάβει προηγούμενη ενότητα μου VHDL, hello_med1.vhd στην κορυφή μου-επίπεδο σχεδιασμού entity.Should i περιλαμβάνουν ZPU_Med1.vhd μαζί μου;;Αυτό μου έχει προκαλέσει σύγχυση, δεδομένου ότι έχω ήδη ZPU_Med1 σε hello_med1.vhd .. μου Μήπως αυτό σημαίνει ότι ZPU_Med1.vhd είναι πράγματι ήδη σε hello_med1.vhd μου;;
Κάθε θ βοηθήσει σημαντικά appreciate.Thx
Χαιρετισμοί,
Bruno