VHDL κώδικα για ρολόι πραγματικού χρόνου

[mohan_ece]

i ανάγκη VHDL κώδικα για ρολόι πραγματικού χρόνου. plz στείλτε σύντομα πολύ επείγον.

 

[jearome]

ένα πραγματικό ρολόι του χρόνου; ταλαντωτή κρυστάλλου είναι ok

 

[jimmy_tag]

Ελέγξτε αυτό έξω, έχω δημοσιεύτηκε στο blog μου. εντελώς synthesizable του. Μπορείτε επίσης να ελέγξετε βίντεο του. Κωδικοί: synthesizable RTC σε VHDL [/url]

 

[vipinlal]

Δείτε εάν αυτό βοηθά: [url = http://vhdlguru.blogspot.com/2010/03/digital-clock-in-vhdl.html] VHDL κωδικοποίηση συμβουλές και κόλπα: Ψηφιακό ρολόι σε VHDL [/url] Ο κώδικας έχει την ακόλουθα αποτελέσματα, δευτερόλεπτα, λεπτά και hours.The ρολόι εισόδου είναι 100MHz. αλλά ο κωδικός μπορεί εύκολα να τροποποιηθεί για οποιοδήποτε άλλο freq.

 

[permute]

Ίσως ξεχάσατε να μιμηθεί αυτό; Η δευτερόλεπτα / λεπτά θα μετράνε 58 59 60 1 αντί 58 59 0 1. Νομίζω ότι θέλετε να χρησιμοποιήσετε την μεταβλητές και κλείδωμα αναθέσεις, αλλά χρησιμοποιούνται σήματα και non-blocking assingments.

 

[vipinlal]

μεταθέτω, συμφωνώ. Υπάρχει ένα μικρό λάθος εκεί μέσα. Προτίθεται να αλλάξει σύντομα. ευχαριστίες.

 

[permute]

Αυτό είναι ένα από τα κύρια παράπονα μου σχετικά με VHDL - «μεταβλητές» δεν έχουν nonblocking εκχωρεί, και τα σήματα δεν μπορούν να κηρυχθούν τοπική σε μια διαδικασία. Ο κύριος μοχλός ανάπτυξης για τις μεταβλητές είναι η απόδοση της προσομοίωσης, αλλά η έλλειψη nonblocking αναθέτει σημαίνει ότι υπάρχουν τοποθεσία εξάρτηση από τις αναθέσεις που δεν υπάρχει για σήματα / τα λιμάνια. Ενοχλητικές του επειδή οι μεταβλητές με κλείδωμα εκχωρεί μεταφέρει πολλά ενοχλητικά αλιευμάτων όταν χρησιμοποιούνται σωστά για να συμπεράνουμε απλή λογική, και θα συμπεράνουμε λάθος σύνθετη λογική, όταν ο κύριος του έργου κάνει λάθη. Αυτή δεν είναι συντακτικό λάθος ή Λαϊκή Δημοκρατία του Κονγκό θέμα. Η εναλλακτική λύση είναι να παραιτηθεί από μεταβλητές και να αποδεχθούν χαμηλότερες επιδόσεις προσομοίωσης (και να πάρει αναγνώσιμο κώδικα όπου της να είναι σαφές ποιος είναι ο κωδικός συνάγει από μια απλή ματιά). Έχω δει διάφορα κωδικοποίησης "πρότυπα". Αυτά που είναι επικεντρώθηκε στην επαναχρησιμοποίηση, θα τονίσει ποτέ δεν χρησιμοποιεί μεταβλητές (εντός των διαδικασιών), καθώς υπάρχουν ζητήματα με την ανάγκη να αναμείξετε το κλείδωμα / non-blocking αποδίδει. Ones επικεντρώνεται στην προσομοίωση θα επικεντρωθεί σε μόνο χρησιμοποιώντας μεταβλητές ως τέτοια μπορεί να δώσει πλεονεκτήματα απόδοσης (από την άποψη της SIM).

 

[FvM]

Υπάρχει ένα μικρό λάθος εκεί μέσα. Προτίθεται να αλλάξει σύντομα.

Όχι ένα μικρό λάθος. Ο μετρητής λογική να είναι εντελώς erronous.

 διαδικασία (CLK) - περίοδος της CLK είναι 1 δευτερόλεπτο. αρχίσει εάν (clk'event και CLK = '1 '), τότε sec

 

[vipinlal]

Συμφωνώ, FVM. Παρακαλώ ελέγξτε το τροποποιημένο κώδικα: [url = http://vhdlguru.blogspot.com/2010/03/digital-clock-in-vhdl.html] VHDL κωδικοποίηση συμβουλές και κόλπα: Ψηφιακό ρολόι σε VHDL [/url]

 

[jimmy_tag]

ΚΩΔΙΚΟΙ VHDL: RTC με χειροκίνητη ώρες και λεπτά που [ / URL]