VHDL ισοδύναμο για readmemb Verilog;

[deepa1206]

Γεια Θα μπορούσε κανείς επιτρέψτε μου να ξέρω ποια είναι η VHDL ισοδύναμο του "$ readmemb" (σε Verilog) θα είναι;

Ευχαριστώ

 

[pini_1]

Θα πρέπει να γράψετε με yiurself.
Αν χρειάζεστε ένα μοντέλο μνήμης: ένα αραιό μοντέλο μνήμης ... ρίξτε μια ματιά
http://bknpk.no-ip.biz/my_web/IP_STACK/sram_sparse_vhdl.html

 

[deepa1206]

Σας ευχαριστώ για την απάντησή σας.Θέλω να διαβάσει ένα. Txt αρχείο και το φορτίο το περιεχόμενό του σε ένα ROM / RAM.Μπορώ να κάνω αυτή τη διαδικασία synthesizable;

Παρακαλώ επιτρέψτε μου να ξέρω.

 

[ljxpjpjljx]

Νομίζω ότι αυτή η διαδικασία δεν μπορεί να είναι σύνθεση!