VHDL ΕΙΣΑΙ: multi-σφάλμα πηγή για tmpW Signa (99) ????,

[voho]

Γεια ευχαριστώ για όλες τις εκ των προτέρων

Πότε θ συνθέσουν i κωδικό μου βρέθηκε σφάλμα:

IEEE βιβλιοθήκη?
IEEE.STD_LOGIC_1164.ALL χρήση?
IEEE.STD_LOGIC_ARITH.ALL χρήση?
IEEE.STD_LOGIC_UNSIGNED.ALL χρήση?

- στροφή
στροφή οντότητα είναι
λιμένα (
Γ, ALOAD: σε std_logic?
SI: σε std_logic: = '0 '?
D: σε std_logic_vector (99 downto
0): = x "0000000000003FFFFFFFFFFFF"?

tmpW: out std_logic_vector (99 downto 0)?
SO: out std_logic)?
στροφή τέλος?

Archi αρχιτεκτονική της στροφής είναι
TMP μήνυμα: std_logic_vector (99 downto 0)?
αρχίζω
διεργασία (C, ALOAD, D)
αρχίζω
αν ALOAD = (1) τότε
tmp <= D?
elsif (περίπτωση Γ και Γ = 1) τότε
tmp <= tmp (98 downto 0) & SI?

τέλος αν?
διαδικασία τέλος?
SO <= tmp (99)?
tmpW <= tmp ή Δ?
archi τέλος?

 

[nand_gates]

Ο κώδικας είναι OK!Δοκιμάστε σύνθεσης με SyniplifyPro.Θα δουλειά!
Με τον τρόπο που Xilinx ur συσκευή στόχευση;

 

[sp]

i χρησιμοποιούνται altera qu (at) rtus ΙΙ καταρτίζονται ν ...Επίσης, δεν βρέθηκε prob ...

Κωδικός:

IEEE βιβλιοθήκη?

IEEE.STD_LOGIC_1164.ALL χρήση?

IEEE.STD_LOGIC_ARITH.ALL χρήση?

IEEE.STD_LOGIC_UNSIGNED.ALL χρήση?- στροφή

στροφή οντότητα είναι

λιμένα (

Γ, ALOAD: σε std_logic?

SI: σε std_logic: = '0 '?

D: σε std_logic_vector (99 downto 0): = x "0000000000003FFFFFFFFFFFF"?tmpW: out std_logic_vector (99 downto 0)?

SO: out std_logic)?

στροφή τέλος?Archi αρχιτεκτονική της στροφής είναι

TMP μήνυμα: std_logic_vector (99 downto 0)?

αρχίζω

διεργασία (C, ALOAD, D)

αρχίζω

εάν (ALOAD = '1 '), στη συνέχεια tmp <= D?

elsif (C'event και Γ = '1 '), στη συνέχεια tmp <= tmp (98 downto 0) & SI?

τέλος αν?

διαδικασία τέλος?SO <= tmp (99)?

tmpW <= tmp ή Δ?archi τέλος?