Verilog netlist backannotation from.sdf αρχείο, με ModelSim

[Pti_Biscuit22]

Γεια σε όλους,

Είμαι προσομοίωση, με ModelSim 6.1b, ένα στοιχείο που ενσωματώνει 2 SRAM μπλοκ.Αυτά τα κομμάτια είναι διαθέσιμα throug ένα 0.13ľm βιβλιοθήκη από STMicroelectronics (SPHS9gp).Πριν από την εκτέλεση της προσομοίωσης, θα προκαλέσει Verilog netlist μου συνιστώσα, καθώς και μια. SDF αρχείο με Synopsys Design Compiler.Δυστυχώς, όταν θα τρέχει την προσομοίωση, αποτυγχάνει κατά τη netlist backannotation βήμα.

: Failed to find matching specify module path) which indicates it is unable to relate my Verilog netlist and the .sdf file.

ModelSim εμφανίζει ένα μήνυμα σφάλματος (vsim-SDF-3261:
Απέτυχε να βρει αντίστοιχη ενότητα προσδιορίζει μονοπάτι) που δείχνει ότι είναι σε θέση να συνδέονται μου Verilog netlist και την. SDF αρχείο.Πιο συγκεκριμένα, αυτό συμβαίνει μόνο όταν η ανάγνωση είναι ModelSim. SDF αρχείο τμήμα που αντιστοιχεί στην SRAM μπλοκ!Είναι πραγματικά περίεργο και πραγματικά δεν ξέρω πώς να λύσει αυτό το πρόβλημα.Σας ευχαριστώ πολύ για τη βοήθειά σας.

Με τις καλύτερες ευχές,

Erwan

 

[ljxpjpjljx]

μπορείτε να επιβεβαιώσετε την SDF αρχείο είναι το ίδιο με verilog κωδικό σας;

 

[Pti_Biscuit22]

Λοιπόν, πραγματικά μου συνιστώσα ενσωματώνει SRAM μπλοκ περιβάλλεται από κόλλα λογική.Έτσι, το. SDF αρχείο αγώνες μου verilog κώδικα για την κόλλα λογική, αλλά δεν SRAM για το μπλοκ.Δεν προειδοποιητικά μηνύματα λάθους ή έχουν εκδοθεί μέχρι ModelSim ξεκινά την ανάγνωση του. SDF αρχείο τμήματος που σχετίζονται με την SRAM μπλοκ.

 

[paulki]

Γεια Pti,
Πιστεύω ότι το πρόβλημα SDF σχολιασμό μόνο στη μνήμη μοντέλο (bahavioral μνήμη μοντέλο χωρίς χρονοδιάγραμμα args).Ελέγξτε το μοντέλο μνήμης για το χρονοδιάγραμμα των σχετικών πληροφοριών.Για πρώτο βήμα debug, και μπορούν να ελέγχουν κάθε άλλη διαδρομή στην netlist και αντίστοιχη SDF αν πράγματι σχολιασμού.

Ευχαριστώ,
-Paul