Verilog κράτος Εκχώρηση - ισοδύναμη λογική σε Verilog

[vlsi_freak]

Γεια σου Όλα, σε VHDL, μπορούμε να γράψουμε ίδιο σύνολο της λογικής για πολλαπλάσια κράτη, όπως φαίνεται παρακάτω, όταν STATE_A | STATE_B => ---- ----- Πώς γράφουμε ένα ισοδύναμο λογική σε Verilog. Σας παρακαλώ βοηθήστε με. αφορά, freak

 

[teja321]

STATE_A, STATE_B:

 

[sudhirkv]

u μπορεί να χρησιμοποιείτε πάντα @ (STATEA ή STATEB)

 

[Syswip]

Γεια vlsi_freak, Σε Verilog για ΗΠΜ θα πρέπει να χρησιμοποιήσετε την περίπτωση () ... endcase και θα πρέπει να εκχωρήσετε επόμενη κατάσταση σας μέσα μπλοκ περίπτωση. Αν εξηγήσετε τι θέλετε να να θα πάρετε την καλύτερη βοήθεια. Best Regards,