Verilog, καθορίστε μπλοκάρει

[incisive]

Πού θα προσδιορίζει τους ελέγχους κα το χρονοδιάγραμμα για μια Verilog προσομοιωτή; καθυστέρηση και διασύνδεσης;

 

[eeeraghu]

Έχω πιστέψει προσδιορίζει το χρονοδιάγραμμα ελέγχων στα ίδια καθορίζει μπλοκάρουν, η αντικατάσταση γίνεται με την πλάτη σχολιασμό αρχείο SDF, δηλαδή, ακόμα δεν είμαι σίγουρος, αλλά είναι σωστό hopeit

 

[AlexWan]

Γεια διεισδυτική, έννοια σου καθορίζει το χρονοδιάγραμμα hierachical έλεγχο στην Verilog προσομοιωτή ή να επιλέξετε διαφορετικούς τρόπους για να κάνετε έλεγχο σε προσομοιωτή χρονοδιάγραμμα; Παρακαλούμε να καταργήσετε την επιλογή.

 

[eeeraghu]

Ένα μπλοκ διευκρινίζουν ορίζει το τμήμα χρονοδιάγραμμα της ενότητας σε ένα ξεχωριστό μπλοκ. Ως αποτέλεσμα, η λειτουργική επαλήθευση γίνεται ανεξάρτητα από τον έλεγχο χρονισμού. Το μπλοκ ορίσετε μπορεί να παραμείνει αμετάβλητη σε διαφορετικά επίπεδα αφαίρεσης. Ένα μπλοκ καθορίζετε είναι που οριοθετείται από τις λέξεις-κλειδιά καθορίζουν και endspecify, και πρέπει να εμφανίζεται σε έναν ορισμό μονάδα. Μην συγχέετε καθορίσετε τις παραμέτρους (λέξη-κλειδί specparam, μικρή για καθορίσετε την παράμετρο) με παραμέτρους ενότητας (παράμετρος-κλειδί). Μπορείτε να δηλώσετε τις παραμέτρους μονάδα έξω από ένα μπλοκ διευκρινίζουν, και να τις χρησιμοποιήσετε για να ρυθμίσετε τις περιπτώσεις της μονάδας. Μπορείτε να δηλώσετε specparams μέσα σε ένα μπλοκ διευκρινίζουν, και τους χρησιμοποιούν ως σταθερές χρόνου. Το τμήμα αυτό περιγράφει καθορίσετε τις παραμέτρους μπλοκ, καθυστερήσεις πορεία ενότητας, παλμό ελέγχους φιλτραρίσματος και ελέγχων χρονοδιάγραμμα.