SystemC και systemVerilog

[elvishbow_zhl]

Θα μπορούσε κανείς να μου πει για τη διαφορά και την προοπτική της SystemC και systemVerilog.Φαίνεται ότι SystemC υποστηρίζεται από Cadence και SystemVerilog από Synopsys.και οι δύο έχουν δημιουργηθεί για το σύστημα και το RTL και επαλήθευσης.

 

[khorram]

SystemC:
1) βασίζεται σε C
2) χρησιμοποιείται για το σχεδιασμό του συστήματος
3) είναι χρήσιμη σε σύστημα ελέγχου
4) Είναι χρήσιμο να μοντέλο ενός συστήματος σε επίπεδο συναλλαγών
5) χρήσιμο για hardware / software co-design και την από κοινού έλεγχος
6) Ένα υποσύνολο της C
7) Εφαρμογή προσομοιωτή (C compiler) είναι ελεύθερα διαθέσιμη<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Ψυχρός" border="0" />

Αρχιτεκτονικός Σχεδιασμός και Έλεγχος

SystemVerilog:
1) χρησιμοποιείται για το σχεδιασμό υλικού
2) χρησιμοποιείται όταν πρόκειται να εξακριβωθεί κατά κατηγορία σχέδια επίπεδο
3) είναι ένα υπερσύνολο των παραδοσιακών Verilog
4) μπορεί να χρησιμοποιηθεί σε RTL και gete περιγραφές επίπεδο
5) προσθέτει πολλά χαρακτηριστικά για να υποστηρίξει επαλήθευσης (π.χ. ισχυρισμοί)
6) προσθέτει πολλά στοιχεία από VHDL που έλειπαν σε Verilog
7) RTL & Gate επίπεδο σχεδιασμού και ελέγχου

Rgds
KH

 

[Anjali]

Σύστημα Γ - συναλλαγής μοντελοποίηση επίπεδο
Verilog σύστημα - σήμα μοντελοποίηση επίπεδο

 

[elvishbow_zhl]

Παρεμπιπτόντως,
ποιο είναι το επίπεδο των συναλλαγών σίγουρα μέσα;
Όπως γνωρίζετε στη ροή σχεδιασμού ASIC, υπάρχουν μόνο
SPEC-> ΣΥΜΠΕΡΙΦΟΡΑ-> RTL-> GATE-> TRANSISTOR

 

[xworld2008]

Συναλλαγή μοντέλο επίπεδο είναι μόνο για επαλήθευση ή προσομοίωση, είναι απλώς ένα μοντέλο ελέγχου δεδομένων.
Και μου αρέσει να χρησιμοποιούν systemverilog, διότι SystemC χρήση είναι συν-προσομοίωση, χρειάζονται δύο εργαλεία και δύο γλώσσες για να τρέξει.και systemverilog είναι υπερσύνολο του Verilog, γι 'αυτό μόνο ένα εργαλεία και μία γλώσσα, πιστεύω ότι αυτό θα έχει μικρή ερώτηση.

 

[maxsnail]

SystemC κύριος μοχλός επωφεληθούν από C .
αλλά είναι δύσκολο για σχεδιαστή hw να μάθουν.
τώρα Cadence προσθέσετε κάποια βιβλιοθήκη verifiction όπως SCV, CVE, και VIC,
εστιάζονται στις RTL / τσιπ / verifiction μπλοκ.
pepole μπορεί να παραπέμψει ένα βιβλίο που ονομάζεται "advaced επαλήθευση"
Verilog σύστημα, επί του παρόντος sysnopsys είναι ο ηγέτης.
αλλά τώρα δεν έχω βρει ραγισμένα άδεια,
ελπίζω το επόμενο έτος η εταιρεία μου θα αναβαθμίσει την 2005.06.sigh ....
πρόκειται να αντικαταστήσει ε και βέρα.

 

[eeeraghu]

SystemC κυρίως για το σύστημα επίπεδο Σχεδιασμός, Αρχιτεκτονική Περιγραφή και την επαλήθευση του επιπέδου συστήματος.
Σύστημα Verilog Νέα χαρακτηριστικά, όπως οι ισχυρισμοί και άλλα σημαντικά χαρακτηριστικά που χρησιμοποιούνται για το σχεδιασμό, καθώς και verifiction.

 

[shreeks]

khorram έχει απόλυτο δίκιο, θα ήθελα να επισημάνω μερικά πράγματα εδώ.
1.SystemC hasn't αποδειχθεί καλό με το RTL
2.SystemVerilog αποφεύγει PLI συμφόρησης σε ένα καλό βαθμό σε σύγκριση με SystemC ή οποιαδήποτε HVL.Μπορεί να αυξήσει την ταχύτητα προσομοίωσης παρά πολύ.Ομαλή σύνδεση μεταξύ RTL και Testbenches & ακόμη προσομοιωτή
3.DPI είναι ένα άλλο χαρακτηριστικό για SystemVerilog
4.Από ένα σημείο προγραμματιστές του άποψη SystemC είναι το καλύτερο για την επαλήθευση, αλλά SystemVerilog θα είναι το ίδιο με αυτό για διαμονή μακράς

 

[skpatel73]

SystemC είναι χτισμένο σε πολλά από τα προσομοιωτές τώρα, συμπεριλαμβανομένων Modelsim και Aldec.Αυτό σημαίνει ότι δεν PLI, και δεν επιβράδυνση της εκτέλεσης.

Η C μόχλευσης για SystemC δεν πρέπει να υποτιμάται.Εάν επρόκειτο να γράψει την ίδια ακολουθία επαλήθευσης σε SystemC και σε SystemVerilog, πιστεύω ότι η έκδοση SystemC θα είναι πολύ ευκολότερη και ταχύτερη για να γράψει.Πλέον, από τη μητρική της C , μπορείτε να ενσωματώσετε C-μοντέλα και τα παρόμοια από τα παιδιά και τα συστήματα έχουν πολύ στενότερη σύνδεση με την πρόθεση του σχεδιασμού.Και, δεδομένου ότι της C , μπορείτε να δώσετε τα παιδιά παραδείγματα ΝΔ του κώδικα εργασίας για την κατασκευή της μακριά, και μπορείτε να χρησιμοποιήσετε το αυτόνομο kernal για διεπαφή με οδηγό και πράγματι χρησιμοποιήσει τον ίδιο κωδικό επαλήθευσης οδήγησης άμιλλα και την επικύρωση τσιπ στο lab.Το ζευγάρια καλά ανάντη και κατάντη.SystemC είναι δύσκολο να μάθει, και αυτό που έχω αναφέρει δεν είναι ασήμαντο να κάνει, αλλά του μας βοήθησε παρά πολύ.

Τούτων λεχθέντων, να κάνω την τάση να πιστεύουμε ότι οι άνθρωποι που χρησιμοποιούν Verilog θα καταλήξουν να χρησιμοποιούν SystemVerilog, και ο χρήστης VHDL θα καταλήξουν να χρησιμοποιούν SystemC, έτσι και οι δύο θα συνυπάρχουν μέχρι το επόμενο καλύτερο πράγμα που έρχεται.

Samir

 

[andromeda]

Είμαστε Verilog χρήστες και καταλήγουμε με SystemC-Verilog cosimulation.
Αυτό είναι αλήθεια ότι (για εργαλεία Cadence στα σίγουρα) δεν υπάρχει καμία γλώσσα-να-γενικά γλώσσα για SystemC-Verilog cosimulation, έτσι ώστε όλο DPI πράγματα δεν είναι πλεονέκτημα, αλλά το πρόβλημα (πιο γρήγορα ένα τότε PLI, αλλά ακόμη ...) για SystemVerilog.
Σήμερα, οι άνθρωποι αρχίζουν να χρησιμοποιούν SytemVerilog για την επαλήθευση μόνο, δεν χρησιμοποιείται ευρέως για τη σχεδίαση ακόμη λόγω της μη πλήρους υποστήριξης εργαλείο (ακόμα και με το σύνολο εργαλείων Synopsys).
Σε τω μεταξύ, SystemC χρησιμοποιείται ευρέως για την μοντελοποίηση επίπεδο arhitecture και επαναλήψεις, TLM (μοντελοποίηση επίπεδο συναλλαγής) γίνεται πολύτιμο μέρος της ροής του σχεδιασμού.
SystemC και SystemVerilog αλληλεπικαλύπτονται σε περιοχή ελέγχου.Επειδή η επαλήθευση των στοιχείων μέσω της επαναχρησιμοποίησης διαφορετικό επίπεδο πολυπλοκότητας (από μπλοκ-επίπεδο για το σύστημα ελέγχου-επίπεδο), κανείς δεν αναμιγνύει SystemC και SystemVerilog επαλήθευσης για το ίδιο έργο.
Μου στοίχημα είναι SystemC (δεν είναι μόνο με VHDL και δεν είναι μόνο σε μη-ΗΠΑ).Είναι απλώς πιο ανοιχτή, τσιπ, πιο εύκολο να αναμειγνύεται με όλες C / C κληρονομιά, ιδανικό για την ανάπτυξη της αρχιτεκτονικής, hw-sw συν-ανάπτυξη.
Δεν βλέπω κανένα πλεονέκτημα SystemVerilog έχει πάνω SystemC για σκοπούς επαλήθευσης.Και αν κάνουμε τα πάντα εκτός από τον κωδικό στο SystemC RTL, αυτόματη RTL εργαλεία παραγωγής κώδικα είναι ήδη υπό ανάπτυξη.
Αυτό που είναι ενδιαφέρον είναι η χρήση της UML σε όλο το παιχνίδι ...

 

[skpatel73]

Έχετε συνδέσεις για τη χρήση UML με SystemC;Δεν έχω ακούσει για τυχόν προσπάθειες στο πλαίσιο αυτό, αλλά ακούγεται ενδιαφέρον!

 

[khorram]

Παράθεση:

Έχετε συνδέσεις για τη χρήση UML με SystemC;
Δεν έχω ακούσει για τυχόν προσπάθειες στο πλαίσιο αυτό, αλλά ακούγεται ενδιαφέρον!

 

[gabeusse]

υπάρχουν μερικά είδη μπορεί να θέλετε να κατεβάσετε μορφή στο διαδίκτυο, προσπάθησα να τους φορτώσει αλλά didn δικτύου μου, κ επέτρεψε.ονόματά τους είναι:

UML μοντέλα για SystemC
SystemC κώδικα από UML μοντέλα

και οι δύο σε μορφή PDF

 

[s8319]

Νομίζω ότι το μόνο που είναι διαφορετικό το ένα είναι supportted καλύτερα από το λογισμικό του ΕΟΑ, αν Cadence και Synopsys όλες δήλωσε ότι SV κερδίσει, τότε SV κερδίσει.Αλλά οι αγώνες τους, NC, SC, και προτιμούν vcs προτιμούν SV, ναι, ποιο είναι καλύτερο εξαρτάται από το πώς θα πρέπει να υποστηριχθούν και διαδόθηκε