Synplicity / contraint Synopsys equiv

[JayJay]

Υπάρχουν scripts εκεί έξω για να μετατρέψει μεταξύ Synopsys σενάρια περιορισμού και σενάρια περιορισμού synplicity εκεί; Επίσης, φαίνεται ότι δεν υπάρχει άμεσος τρόπος για να καθορίσετε συνδυαστικών καθυστερήσεων (δηλαδή set_max_delay) σε synplicity. Είναι αλήθεια αυτό; Πρέπει να χρησιμοποιήσω ένα referece σε ένα εικονικό ρολόι; ευχαριστεί όλους, JJ

 

[buzkiller]

Στην πραγματικότητα, όταν θέτει συνολικά συχνότητα σε γραφικό περιβάλλον, αυτό ισχύει για όλα τα ρολόγια (εκτός από αυτά με περίφραξη) και όλων των συνδυαστικών μονοπάτια. αφορά, Buzkiller.

 

[JayJay]

Έτσι πω ότι έχω ένα σωρό combinitorial διαδρομές: Διαδρομή Α έχει 7ns m @ x Β Path καθυστέρηση έχει 5ns m @ x καθυστέρηση Path C έχει 3ns m @ x καθυστέρηση ρύθμισης του θέματος αυτού στο Synopsys είναι εύκολο χρησιμοποιώντας την επιλογή set_max_delay. Χωρίς πάνω περιοριστική μονοπάτια Α και Β. Ποιος είναι ο πιο απλός τρόπος για να περιορίσουν αυτά τα μονοπάτια σε pro synplicity; αφορά, JJ

 

[buzkiller]

Είναι αυτά τα μονοπάτια πλήρως συνδυαστική (από το μαξιλάρι συμβολή στο μαξιλάρι εξόδου) ή είναι μεταξύ 2 βιβλία; αφορά, Buzkiller. [Το μήνυμα αυτό επεξεργασία από το χρήστη: buzkiller στις 4/3/2002 1:07]

 

[JayJay]

Είναι πλήρως συνδυαστικών. αφορά, JJ

 

[buzkiller]

Εδώ είναι ένα απόσπασμα από το αρχείο βοήθειας του Synplify 7: Καθορισμός Ρολόγια ... 5.Define εσωτερικές συχνότητες ρολόι (ρολόγια που δημιουργούνται εσωτερικά) με τον περιορισμό define_clock. Εφαρμόστε τον περιορισμό ανάλογα με την πηγή του εσωτερικού ρολογιού. Πηγή: Comb. Εφαρμόστε τη λογική define_clock να ... : Net. Βεβαιωθείτε ότι χρησιμοποιείτε το n: πρόθεμα στο περιβάλλον εργασίας ΠΕΔΙΟ. αφορά, Buzkiller. [Το μήνυμα αυτό επεξεργασία από το χρήστη: buzkiller στις 4/3/2002 2:21]

 

[JayJay]

Προσπάθησε καθορισμό vertual ρολόγια και την ανάθεση 0 εισόδου και εξόδου των καθυστερήσεων wrt τις κατάλληλες υπογραφές. Φαίνεται ότι το εργαλείο αναζητά μόνο σε ένα ρολόι και βελτιστοποιεί για αυτό. Σε αυτή την περίπτωση vclockSlow. Δείτε παρακάτω περιορισμοί: Περιορισμοί: # # # Ρολόγια define_clock-name} {clk40 περιόδου 25.000-αύξηση 0-πτώση 12.500-clockgroup clk40 define_clock-εικονικά-name} {vclockFast περιόδου 10.000-αύξηση 0-πτώση 5-clockgroup vclocks define_clock - εικονική-name} {vclockSlow περιόδου 20.000-αύξηση 0-πτώση 10-clockgroup vclocks # # Είσοδοι / Έξοδοι # default # I / O περιορισμούς define_input_delay-default 0.00-ref vclockSlow: r define_output_delay-default 0.00-ref vclockSlow: r # περιορίζουν req / ack μονοπάτια define_input_delay {i} * AckIn 0.00-ref vclockFast: r define_output_delay o {*} AckIn 0.00-ref vclockFast: r define_input_delay {i} * ReqIn 0.00-ref vclockFast: r define_output_delay o {*} ReqIn 0.00-ref vclockFast : r Είμαι λείπει κάτι εδώ; αφορά, JJ

 

[buzkiller]

Νομίζω ότι μπορείτε να καθορίσετε μόνο μία εικονική ρολόι για το σχεδιασμό, αλλά δεν είστε σίγουροι για αυτό. Αλλαγή της σειράς των εικονικών ρολόγια στο αρχείο. SDC σας, και αν αυτή τη φορά "vclockFast" θα είναι ο εκλεκτός, τότε έχω δίκιο. Τέλος πάντων, γιατί θέλετε να ορίσετε την ακριβή περιορισμούς για τα εν λόγω συνδυαστική μονοπάτια; Είναι allrignt να overconstraint σύνθεση σας, για όσο διάστημα έχετε το σωστό περιορισμούς για ΠΑΡ. αφορά, Buzkiller.