Synchronizers για FPGA

[suquid29]

Γειά,

Θα ήθελα να εφαρμόσουν μερικές synchronizers (plesiochronous, περιοδικές κ.λπ.) για VirtexII-Pro (με τη χρήση VHDL).

1.Μπορεί κάποιος να μου το σημείο όπου μπορεί να βρει κωδικό για synchronizers;
Έχω προσπαθήσει με το google αλλά δεν τύχη ...
2.Ποιος είναι ο καλύτερος τρόπος για την εφαρμογή μιας ρύθμισης για την καθυστέρηση-line FPGA;
Έχω σκεφτεί ένα ευρύ MUX με buffers, αλλά το ψήφισμα είναι κακή.

Χάρη στην προηγμένη!

 

[j_andr]

Απόσπασμα:

Ποιος είναι ο καλύτερος τρόπος για την εφαρμογή μιας ρύθμισης για την καθυστέρηση-line FPGA;

 

[FvM]

Προτιμώ να ακούσω μια προδιαγραφή πρώτα.

 

[suquid29]

Ευχαριστώ για τις απαντήσεις σας!

Θα προσπαθήσω να είμαι πιο συγκεκριμένη.
Μέρος του έργου κάνω στο πανεπιστήμιο, είναι η υλοποίηση διαφόρων synchronizers χρησιμοποιώντας VirtexII-Pro.

Ένα παράδειγμα είναι:<img src="http://images.elektroda.net/35_1215211002_thumb.jpg" border="0" alt=""/> Θέλω να έχει τη δυνατότητα να δημιουργήσετε μια ακριβή καθυστέρηση (t_i κατά την κατάρτιση) κατά τη διάρκεια του εργαστηρίου δοκιμών (από ρυθμίσετε μητρώο).Όσο
έχω ελέγχθηκαν, τα πολύ σκληρά για να κάνουμε, λόγω του γεγονότος ότι κατά τη διάρκεια της σύνθεσης και PAR, τα εργαλεία προσάγω συνδέσεων πολύ τυχαία.

Η ερώτησή μου είναι πώς μπορώ να ελέγξω την καθυστέρηση κατά τη διάρκεια της δοκιμής, ή εάν αυτό δεν είναι δυνατόν, πριν από PAR, δημιουργώντας γραμμές καθυστέρηση στο κύκλωμα.

Ένα άλλο ζήτημα είναι εάν μπορώ να βρω VHDL κώδικες για synchronizers (FIFO, Υστέρηση δεδομένων κ.λπ.).Έχω δοκιμάσει google δεν με επιτυχία.

Ευχαριστώ!

 

[j_andr]

but the picture tells me nothing of your requirements;

suquid
συγγνώμη, αλλά η εικόνα μου λέει τίποτα δεν σας απαιτήσεις?
Τι περισσότερο είμαι εξοικειωμένος με Xilinx FPGA αρχιτεκτονικής, αλλά έχουν
δεν πείρα με αυτούς?
πληροφορίες που λείπουν είναι το εύρος και το κλιμάκιο του μετατόπιση φάσης που χρειάζεστε?
[από τη συνημμένη εικόνα Μάλλον θα πρέπει να στρέψει ένα ρολόι μήνυμα
δεν είναι τυχαίο παλμό]?

πρώτα - διαβάστε προσεκτικά DCM περιγραφή εάν και πώς μπορείτε να μετατόπιση
φάση της παραγωγής ρολόι, DCM προσβλέπει για μένα ως η πιο εύκολη λύση,
αναφοράς ρολόι σας μπορεί να είναι μια συμβολή σε ένα DCM ενότητα, την ίδια DCM
λειτουργεί ως ένα "στάδιο αλλάσσων 'χωρίς αλλαγή της εξόδου frq.?
δεύτερη - σε ise / virtex εγχειρίδιο περιγραφή ενός dll ενότητα, αυτή την ενότητα,
χρήστη από την άποψη, δεν είναι τίποτα περισσότερο από απλά μια καθυστέρηση γραμμή?
τρίτου - μπορείτε να ισχύει η P & R εργαλείο για την εφαρμογή ένα ειδικό κελί όπου θέλετε,
floorplaning βλέπε παράγραφο σχετικά με το εργαλείο εγχειρίδιο, προσεκτικής floorplanig θα
σας επιτρέπουν να οικοδομήσουμε μια καθυστέρηση γραμμή ως μια σειρά από κύτταρα το ρολόι μήνυμα
έχει να ταξιδέψει THROU και multiplexer για να επιλέξετε επιθυμητή καθυστέρηση?
και τελευταία -
σε περίπτωση καθυστέρησης βρύση σας μπορεί να είναι τόσο μεγάλα όσο ~ 2ns μπορείτε να χρησιμοποιήσετε
Έχω τη λύση που περιγράφεται στο προηγούμενο post - σάρωση σας μήνυμα
και με τις δύο πλαγιές του ταχύτερα ρολόι για σας FPGA, η scaning
ρολόι σας μπορεί να παράγει με DCM ενότητα?

Απόσπασμα:

όπου μπορώ να βρω VHDL κώδικες για synchronizers (FIFO, Υστέρηση δεδομένων κ.λπ.)