X
xihuwang
Guest
Hi:
Μια on chip PLL σχεδιασμού έχει μεγάλη φάση αντισταθμιστεί η οποία είναι περίπου μεταξύ 2ns
CLK CLK και στην ανατροφοδότηση των PFD.
Η παράμετρος είναι το παρακάτω:
fclkin = 4-20MHz ICP = 2.5uA - 20uA, Kvco = 100MHz - 300MHz, Ν = 16
Αν ακολουθήσετε το παρακάτω σχεδιασμό discriptoin:
Funit = 1 / 20 Fclkin
C1 = 1 / 20 C2
ξ = 1
Η R και C θα είναι πολύ μεγάλος για on-chip ρολόι sysnthesis.Γι 'αυτό θέλω να
Αυτό που γνωρίζουμε είναι η απόφασή σας για την Ε και Ε 's αξίας. (ελπίζω C μικρότερα
από 100pF, R μικρότερες από 15k, και για την τάση της μεταβολής είναι κατώτερο του 1mV LPF)
Μια on chip PLL σχεδιασμού έχει μεγάλη φάση αντισταθμιστεί η οποία είναι περίπου μεταξύ 2ns
CLK CLK και στην ανατροφοδότηση των PFD.
Η παράμετρος είναι το παρακάτω:
fclkin = 4-20MHz ICP = 2.5uA - 20uA, Kvco = 100MHz - 300MHz, Ν = 16
Αν ακολουθήσετε το παρακάτω σχεδιασμό discriptoin:
Funit = 1 / 20 Fclkin
C1 = 1 / 20 C2
ξ = 1
Η R και C θα είναι πολύ μεγάλος για on-chip ρολόι sysnthesis.Γι 'αυτό θέλω να
Αυτό που γνωρίζουμε είναι η απόφασή σας για την Ε και Ε 's αξίας. (ελπίζω C μικρότερα
από 100pF, R μικρότερες από 15k, και για την τάση της μεταβολής είναι κατώτερο του 1mV LPF)