B
bossbebes
Guest
Γεια σε όλους
Ι m σχεδιασμό ψηφιακή ηλεκτρονική οντότητα που πρέπει να πραγματοποιηθεί σε stratixii FPGA.
Ι m χρησιμοποιούν synplify pro για την κατάρτιση RTL σχεδιασμό μου επίπεδο, το αρχείο εξόδου. Vqm
Τότε δημιουργούν VHDL netlist με τις qu (σε) rtus λογισμικού χρονισμού (ΣΔΟ vho), προκειμένου να προσομοιώσουν αυτό netlist με simvision.
Και όταν προσπαθώ να επεξεργαστεί testbench μου (που περιλαμβάνει πάνω netlist του σχεδιασμού μου επίπεδο) με την εντολή από ncelab Cadence, πήρα thoses λάθη (όλα τα παρόμοια με αυτή):
ncelab: * W, SDFVHSSV: VHDL λιμάνι που αντιστοιχεί στο scalar λιμάνι SDF "dataa" είναι ένα διάνυσμα <. / προσομοίωσης / ncsim / nce_test_pattern_card_top_vhd.sdo, γραμμή 279397>.
Και αν πάω στη γραμμή αναφέρθηκε στο SDO αρχείου:
(CELL
(CELLTYPE "stratixii_lcell_ff")
(Instance του \ \ pio_mux \ | sel_22 \ [2 \] \ ~ DUPLICATE \ \)
(DELAY
(ΑΠΟΛΥΤΗ
(CLK ΛΙΜΑΝΙ (2501:2501:2501) (2591:2591:2591))
(Adatasdata ΛΙΜΑΝΙ (3129:3129:3129) (3643:3643:3643))
(Aclr ΛΙΜΑΝΙ (2217:2217:2217) (2308:2308:2308))
(ΕΝΑ ΛΙΜΑΝΙ (1781:1781:1781) (1875:1875:1875))
(IOPATH (CLK posedge) regout (109:109:109) (109:109:109))
(IOPATH (aclr posedge) regout (245:245:245) (245:245:245))
)
) <<<<<<---------- XXXXXXXXX είναι εδώ αναφέρθηκε η γραμμή
(TIMINGCHECK
(Adatasdata SETUP (posedge CLK) (104:104:104))
(ΕΝΑ SETUP (posedge CLK) (104:104:104))
(HOLD adatasdata (posedge CLK) (172:172:172))
(HOLD ΕΝΑ (posedge CLK) (172:172:172))
)
)
Η σύγχυση σχετικά με αυτό, μοιάζει με το σφάλμα δεν ταιριάζουν με SDO αρχείο.
Πήρα μια απάντηση από την υποστήριξη altera:
"
Έχω δει παρόμοια λάθη σε αυτό το πριν, το σφάλμα είναι δηλώνοντας ότι έχετε μια θύρα τύπου χάσετε ταιριάζουν στο σχέδιό σας, είτε το πλάτος των δεδομένων ή τύπο δεδομένων.
Η κανονική αιτία αυτού του σφάλματος είναι μια std_logic λιμάνι συνδέεται με std_logic_vector (0 downto 0).Ορισμένα εργαλεία VHDL θα επιτρέψει σε αυτές τις συνδέσεις, αλλά δεν θα άλλα.
Θα ήθελα να συστήσω τον έλεγχο πάνω λιμάνια επίπεδο του σχεδιασμού σας στο. Vho για την πλάτη του λιμένα και τους τύπους δεδομένων (το. Vho είναι μόνο πρότυπο VHDL).
Θα ήθελα επίσης να συστήσω τον έλεγχο που έχετε καταρτίσει την Altera βιβλιοθήκες VHDL από τη σωστή έκδοση qu (σε) rtus II.
"
Πραγματικά είχα κάποιες std_logic συνδεθεί με std_ulogic_vector (0 downto 0).
Αλλά δεν είναι στην κορυφή λιμάνι επίπεδο, σε σήματος και ff_cells.
I αφαιρεθεί όλες οι std_logic_vector (0 downto 0) και στη συνέχεια άλλαξε από std_logic.
Και εξακολουθώ να έχω τα ίδια προβλήματα:
ncelab: * W, SDFVHSSV: VHDL λιμάνι που αντιστοιχεί στο scalar λιμάνι SDF "δ" είναι ένα διάνυσμα <. / προσομοίωσης / ncsim / nce_test_pattern_card_top_vhd.sdo, γραμμή 545469>.
Τι μπορώ να κάνω;
Πιστεύει κανείς είχε να αντιμετωπίσει αυτό το πρόβλημα
Ευχαριστούμε πολύ για τη βοήθειά σας.
Χαιρετισμοί
Vincent, λίγο χαθεί
Ι m σχεδιασμό ψηφιακή ηλεκτρονική οντότητα που πρέπει να πραγματοποιηθεί σε stratixii FPGA.
Ι m χρησιμοποιούν synplify pro για την κατάρτιση RTL σχεδιασμό μου επίπεδο, το αρχείο εξόδου. Vqm
Τότε δημιουργούν VHDL netlist με τις qu (σε) rtus λογισμικού χρονισμού (ΣΔΟ vho), προκειμένου να προσομοιώσουν αυτό netlist με simvision.
Και όταν προσπαθώ να επεξεργαστεί testbench μου (που περιλαμβάνει πάνω netlist του σχεδιασμού μου επίπεδο) με την εντολή από ncelab Cadence, πήρα thoses λάθη (όλα τα παρόμοια με αυτή):
ncelab: * W, SDFVHSSV: VHDL λιμάνι που αντιστοιχεί στο scalar λιμάνι SDF "dataa" είναι ένα διάνυσμα <. / προσομοίωσης / ncsim / nce_test_pattern_card_top_vhd.sdo, γραμμή 279397>.
Και αν πάω στη γραμμή αναφέρθηκε στο SDO αρχείου:
(CELL
(CELLTYPE "stratixii_lcell_ff")
(Instance του \ \ pio_mux \ | sel_22 \ [2 \] \ ~ DUPLICATE \ \)
(DELAY
(ΑΠΟΛΥΤΗ
(CLK ΛΙΜΑΝΙ (2501:2501:2501) (2591:2591:2591))
(Adatasdata ΛΙΜΑΝΙ (3129:3129:3129) (3643:3643:3643))
(Aclr ΛΙΜΑΝΙ (2217:2217:2217) (2308:2308:2308))
(ΕΝΑ ΛΙΜΑΝΙ (1781:1781:1781) (1875:1875:1875))
(IOPATH (CLK posedge) regout (109:109:109) (109:109:109))
(IOPATH (aclr posedge) regout (245:245:245) (245:245:245))
)
) <<<<<<---------- XXXXXXXXX είναι εδώ αναφέρθηκε η γραμμή
(TIMINGCHECK
(Adatasdata SETUP (posedge CLK) (104:104:104))
(ΕΝΑ SETUP (posedge CLK) (104:104:104))
(HOLD adatasdata (posedge CLK) (172:172:172))
(HOLD ΕΝΑ (posedge CLK) (172:172:172))
)
)
Η σύγχυση σχετικά με αυτό, μοιάζει με το σφάλμα δεν ταιριάζουν με SDO αρχείο.
Πήρα μια απάντηση από την υποστήριξη altera:
"
Έχω δει παρόμοια λάθη σε αυτό το πριν, το σφάλμα είναι δηλώνοντας ότι έχετε μια θύρα τύπου χάσετε ταιριάζουν στο σχέδιό σας, είτε το πλάτος των δεδομένων ή τύπο δεδομένων.
Η κανονική αιτία αυτού του σφάλματος είναι μια std_logic λιμάνι συνδέεται με std_logic_vector (0 downto 0).Ορισμένα εργαλεία VHDL θα επιτρέψει σε αυτές τις συνδέσεις, αλλά δεν θα άλλα.
Θα ήθελα να συστήσω τον έλεγχο πάνω λιμάνια επίπεδο του σχεδιασμού σας στο. Vho για την πλάτη του λιμένα και τους τύπους δεδομένων (το. Vho είναι μόνο πρότυπο VHDL).
Θα ήθελα επίσης να συστήσω τον έλεγχο που έχετε καταρτίσει την Altera βιβλιοθήκες VHDL από τη σωστή έκδοση qu (σε) rtus II.
"
Πραγματικά είχα κάποιες std_logic συνδεθεί με std_ulogic_vector (0 downto 0).
Αλλά δεν είναι στην κορυφή λιμάνι επίπεδο, σε σήματος και ff_cells.
I αφαιρεθεί όλες οι std_logic_vector (0 downto 0) και στη συνέχεια άλλαξε από std_logic.
Και εξακολουθώ να έχω τα ίδια προβλήματα:
ncelab: * W, SDFVHSSV: VHDL λιμάνι που αντιστοιχεί στο scalar λιμάνι SDF "δ" είναι ένα διάνυσμα <. / προσομοίωσης / ncsim / nce_test_pattern_card_top_vhd.sdo, γραμμή 545469>.
Τι μπορώ να κάνω;
Πιστεύει κανείς είχε να αντιμετωπίσει αυτό το πρόβλημα
Ευχαριστούμε πολύ για τη βοήθειά σας.
Χαιρετισμοί
Vincent, λίγο χαθεί