ncelab-κάλυψη

[junaid]

Γεια σας παιδιά, Μπορεί κάποιος να με βοηθήσει για να παράγει την κάλυψη των δεδομένων με ρυθμό NCsim.? Actaully Είμαι αντιμετωπίζουν πρόβλημα στην specifing επιχειρήματα (περιορισμοί) especailly για τον εντοπισμό της μονάδας σχεδιασμού. Έχω χρησιμοποιήσει> ncelab-κάλυψη όλων των DUT λάθους: σχεδιασμός δεν σε βιβλιοθήκες Thanxs εκ των προτέρων. Regards, Junaid

 

[rameshsuthapalli]

Γεια Junaid, νομίζω ότι αυτό το πρόβλημα είναι, λόγω της DUT δεν είναι ur όνομα παράδειγμα του RTL σχεδιασμό ελέγξτε για το σωστό όνομα εμφάνισης. Ramesh.S θεωρεί [size = 2] [color = # 999999] Προστέθηκε μετά από 2 λεπτά: [/color] [/size] Γεια ξέχασα να αναφέρω ότι το όνομα εμφάνισης θα πρέπει να δοθεί από το ανώτατο επίπεδο, δηλαδή top_tb.DUT αφορά Ramesh. S

 

[aji_vlsi]

Γεια σας,

Αυτό σημαίνει ότι το σχέδιό σας, δηλαδή DUT δεν βρίσκεται στο lib ΕΡΓΑΣΙΑΣ προεπιλογή - δηλαδή εκείνη που ορίζεται από hdl.var / cds.lib σας. Αυτό είναι ένα πρόβλημα έξω από την κάλυψη, δοκιμάστε τα εξής:

 ncelab-μηνύματα DUT

Αν τα παραπάνω έργα, επιτρέπουν, τότε, η κάλυψη. HTH Ajeetha, CVC www.noveldv.com * μιας πραγματιστικής προσέγγισης στο VMM Έκδοση 2006 ISBN 0-9705394-9-5 h ** p: / / www.systemverilog.us/ * SystemVerilog ισχυρισμοί Εγχειριδίου * Χρησιμοποιώντας PSL / Ζάχαρη

 

[junaid]

Γεια σου, Thanx Ramesh. U r σωστό δεν ήμουν να εξασφαλίζεται η απρόσκοπτη πορεία στην ιεραρχία. Και Ajeetha, U, επίσης, ανέφερε ότι το δικαίωμά του ψάχνει για τη μονάδα σχεδιασμού σε καταρτίζονται βιβλιοθήκη εργασία ... Thanx για τις πληροφορίες. Θα επικοινωνήσουμε μαζί σας για την περαιτέρω πρόοδο ... Regards, Junaid [size = 2] [color = # 999999] Προστέθηκε μετά από 4 ώρες 59 λεπτά: [/color] [/size] Γεια Ajeetha, είμαι ακόμα παλεύουν με ίδιο πρόβλημα> ncelab-κάλυψη όλων των Devicetop.arm7s_top_1 ncelab: * Ε, NOUNIT: Δεν είναι δυνατή η εξεύρεση μιας μονάδας που ονομάζεται «Devicetop.arm7s_top_1» στις βιβλιοθήκες. Έχω. Lib, αλλά ακόμα και τότε όχι εργασίας. Στην cds.lib καθορίσει της να. / Tb.lib. Προσπάθησα ακόμη και αυτό. Νομίζω ότι το πρόβλημα είναι να παρέχει μονοπάτι της βιβλιοθήκης που περιέχει μονάδα σχεδιασμού. Regards, Junaid

 

[aji_vlsi]

Juniad, δοκιμάστε τα εξής: Αν υποθέσουμε cds.lib σας μοιάζει με:

 αρχείο: cds.lib καθορίζουν tb_lib / tb_lib

 ncls tb_lib-μηνυμάτων

Η παραπάνω λίστα θα πρέπει να commonad περιεχόμενο σας. tb_lib. Στη συνέχεια κάνετε:

 ncelab-εργασία tb_lib-μηνύματα Devicetop

(Όχι * Devicetop.arm) Επιτρέψτε μου να ξέρω πώς θα πάει. Regards Ajeetha, CVC www.noveldv.com * μιας πραγματιστικής προσέγγισης στο VMM Έκδοση 2006 ISBN 0-9705394-9-5 h ** p: / / www.systemverilog.us/ * Οι ισχυρισμοί SystemVerilog Εγχειριδίου * Χρησιμοποιώντας PSL / Ζάχαρη [quote = Junaid] Γεια σου, γεια Ajeetha, είμαι ακόμα παλεύουν με ίδιο πρόβλημα> ncelab-κάλυψη όλων των Devicetop.arm7s_top_1 ncelab: * E, NOUNIT: Δεν είναι δυνατή η εξεύρεση μιας μονάδας που ονομάζεται «Devicetop.arm7s_top_1» στο βιβλιοθήκες. Έχω. Lib, αλλά ακόμα και τότε όχι εργασίας. Στην cds.lib καθορίσει της να. / Tb.lib. Προσπάθησα ακόμη και αυτό. Νομίζω ότι το πρόβλημα είναι να παρέχει μονοπάτι της βιβλιοθήκης που περιέχει μονάδα σχεδιασμού. Regards, Junaid [/quote]

 

[junaid]

Γεια Ajeetha, η εντολή ncls με βοήθησε στην εύρεση του ονόματος της μονάδας σχεδιασμού σε lib. Είμαι εξακολουθεί να εργάζεται πάνω σε αυτό. Του είναι να δώσει κάποια λάθη με "ncelab κάλυψη" Αυτά είναι που συνδέονται με το αρχείο I / O λάθη. Αναρωτιέμαι γιατί το σύνολο του σχεδιασμού έχει ήδη συνταχθεί, που εκπονήθηκε και runned σε simvision. Μόνο σε περίπτωση κάλυψης του δεν λειτουργεί. Ο σχεδιασμός είναι αρκετά μεγάλο και γραμμένο σε Verilog επίσης. Είμαι εξακολουθεί να εργάζεται για αυτό και θα σας ενημερώσω σχετικά ότι .. Thanx .. Regards, Junaid

 

[aravind]

Γεια σας φίλοι Αν κάποιος έχοντας έγγραφο σχετικά με την κάλυψη με επιλογή ncelab-κάλυψη, όπως όλα κλπ παράσταση μπλοκ i ανάγκη pdf ή docment αρχείο στην κάλυψη χάρη επιλογές aravind

 

[praveen_venigalla]

Γεια aravind, u Εάν χρησιμοποιείτε ncverilog .... U θα μπορούσε να έχει τα έγγραφα δίνεται με ρυθμό εργαλεία. Μπορείτε να βρείτε το έγγραφο PDF με το όνομα "nccodcov.pdf" στο ρυθμό έγγραφα που παρέχονται μαζί με το tool.This έγγραφο έχει την περιγραφή του Bye κάλυψης κώδικα, Praveen.

 

[aravind]

Χάρη Praveen το πήρα. Χρειάζομαι βοήθεια για την κάλυψη λειτουργικών. Ποια είναι η διαδικασία για να γίνει λειτουργική κάλυψη I generage λειτουργικό αρχείο κάλυψη. Αλλά αυτό doesnt έχει οποιαδήποτε πληροφορία κάλυψη. είναι πείτε 0% λειτουργική κάλυψη επιτρέψτε μου να ξέρω τίποτα έχω καμία δυνατότητα, όπως ncelab-κάλυψη έτσι. χάρη aravind

 

[aji_vlsi]

[Quote = aravind] Χάρη Praveen το πήρα. Χρειάζομαι βοήθεια για την κάλυψη λειτουργικών. Ποια είναι η διαδικασία για να γίνει λειτουργική κάλυψη I generage λειτουργικό αρχείο κάλυψη. Αλλά αυτό doesnt έχει οποιαδήποτε πληροφορία κάλυψη. είναι πείτε 0% λειτουργική κάλυψη επιτρέψτε μου να ξέρω τίποτα έχω καμία δυνατότητα, όπως ncelab-κάλυψη έτσι. χάρη aravind [/quote] Λειτουργική κάλυψη δεν είναι τόσο αυτοματοποιημένη όπως κάλυψη κωδικό. Θα πρέπει να coverpoints κωδικό σας για να ξεκινήσετε τη συλλογή fcov. Κοιτάξτε SystemVerilog covergroup για παράδειγμα. Δεν είστε σίγουροι αν NC υποστηρίζει. Έχουμε αποδείξει προηγμένη παρακολούθηση κάλυψη σε ένα δομημένο πλαίσιο στο πιο πρόσφατο βιβλίο μας, δείτε: www.systemverilog.us θεωρεί Ajeetha, CVC www.noveldv.com * μια πραγματιστική προσέγγιση για την VMM Έκδοση 2006 ISBN 0-9705394-9-5 h ** p: / / www.systemverilog.us/ * Οι ισχυρισμοί SystemVerilog Εγχειρίδιο * Χρησιμοποιώντας PSL / Ζάχαρη

 

[aravind]

Γεια Ajit Αν u έχω κανένα πρόγραμμα παράδειγμα. Παρακαλώ μοιραστείτε έχω ΔΠΔ εργαλείο επίσης id mail μου aravindhere@gmail.com

 

[junaid]

Γεια Ajit, Λειτουργική κάλυψη μπορεί να είναι: 1. Έλεγχος με προσανατολισμό Λειτουργική Κάλυψη Χρησιμοποιώντας PSL Καταστάσεων: Εάν δεν χρησιμοποιείτε systemverilog αυτό θα μπορούσε να αξιοποιηθεί 2. Δεδομένα με προσανατολισμό Λειτουργική Κάλυψη Χρησιμοποιώντας SystemVerilog Covergroup: Όπως αναφέρθηκε από Ajeetha. Περισσότερα για αυτό μπορείτε να βρείτε στο CDSDOC. Regards, Junaid

 

[aravind]

Μπορεί U παιδιά παρακαλώ μοιραστείτε με μικρό παράδειγμα τότε μπορώ να κατανοήσω περισσότερο χάρη aravind

 

[shohas]

Γεια σου αγαπητέ, όπως είμαι νέος, χρειάζομαι τη βοήθειά σας για να ξεκινήσει η κάλυψη κώδικα, όπως έχω πήρα την VHDL κωδικοποιεί μια θύρα δύο και του πάγκου δοκιμής κωδικοποίηση για αυτό, αλλά μπορεί να σας βοηθήσει με ακριβώς αυτό τον τρόπο θα ξεκινήσει για τον κωδικό κάλυψη. Για πληροφορίες είδος σας, είμαι χρησιμοποιώντας το NCSIM. Αναμονή για την απάντησή σας. SD

 

[poluekt]

Δείτε cdnshelp -> ΔΠΔ Οδηγός χρήσης

 

[shohas]

Γεια σου αγαπητέ, ευχαριστώ για την απάντησή σας. Έχω περάσει από τη συζήτηση. Έχω ένα VHDL κώδικα για δύο portsand πάγκο δοκιμών του. Είδα την simvision, η διαδικασία εύρεσης του καλύψεις. Τώρα στο testbench μου έχω βρεθεί 2 αποκάλυψε στοιχεία για την κάλυψη κώδικα. Τώρα πώς μπορώ να προχωρήσει με αυτό; ελπίδα οδηγός σας θα με βοηθήσει. ευχαριστίες