J
jswan
Guest
Γειά.
Έχω ένα πρόβλημα σχετικά με τη συλλογή μου με λογική DC.Υπάρχει x 32bit και 32bit πολλαπλασιαστικά το πολλαπλασιαστικό φαίνεται να είναι μια κρίσιμη διαδρομή.Απλά το μόνο που περιγράφεται πολλαπλασιαστή όπως φαίνεται στο παρακάτω verilog.
εισροών [31:0] α?
εισροών [31:0] b?
εξόδου [63:0] γ?
αντιστοιχίσετε γ = α * β?
γιατί είμαι πολύ αρχάριος, δεν υπάρχει τίποτα για να μάθετε σε ποια δομή DC γίνει ο πολλαπλασιαστής.Απλά είμαι αναρωτιούνται αν υπάρχει τρόπος για να μειώσει την κρίσιμη καθυστέρηση.
Πρέπει να υπάρχει ένας τρόπος, όπως η τροποποίηση του αρχιτεκτονική του πολλαπλασιαστή, νομίζω, αν είναι ένα περίπτερο πολλαπλασιαστής.
Με μια λέξη, υπάρχει τέτοια οδηγία μεταγλωττιστή να ενημερώσει το μεταγλωττιστή της οποίας η αρχιτεκτονική ενός πολλαπλασιαστή σχεδιαστής θέλει να χρησιμοποιήσει;
Έχω ένα πρόβλημα σχετικά με τη συλλογή μου με λογική DC.Υπάρχει x 32bit και 32bit πολλαπλασιαστικά το πολλαπλασιαστικό φαίνεται να είναι μια κρίσιμη διαδρομή.Απλά το μόνο που περιγράφεται πολλαπλασιαστή όπως φαίνεται στο παρακάτω verilog.
εισροών [31:0] α?
εισροών [31:0] b?
εξόδου [63:0] γ?
αντιστοιχίσετε γ = α * β?
γιατί είμαι πολύ αρχάριος, δεν υπάρχει τίποτα για να μάθετε σε ποια δομή DC γίνει ο πολλαπλασιαστής.Απλά είμαι αναρωτιούνται αν υπάρχει τρόπος για να μειώσει την κρίσιμη καθυστέρηση.
Πρέπει να υπάρχει ένας τρόπος, όπως η τροποποίηση του αρχιτεκτονική του πολλαπλασιαστή, νομίζω, αν είναι ένα περίπτερο πολλαπλασιαστής.
Με μια λέξη, υπάρχει τέτοια οδηγία μεταγλωττιστή να ενημερώσει το μεταγλωττιστή της οποίας η αρχιτεκτονική ενός πολλαπλασιαστή σχεδιαστής θέλει να χρησιμοποιήσει;