M
MaxW
Guest
Γεια σε όλους!
Είμαι αρχίζουν να πάρετε κάποια πρακτική εγγράφως Verilog firmware για CPLD Xilinx ISE χρησιμοποιώντας 7,1 περιβάλλον σχεδιασμού λογισμικού με το Xilinx ISE Simulator.
Για την ώρα είμαι ανάπτυξη ενός απλού firmware που περιγράφουν έναν πομποδέκτη.
Έχω κάποια προβλήματα στην παρακολούθηση της resoult του inout (Input-Output) σήματα.
Τα σήματα InOut δηλώνονται ως σύρμα ή τρι (όπως racomanded από την Verilog εγχειρίδιο) και ένα coerent testbenche έχει δημιουργηθεί για την παροχή κινήτρων στο σύστημα.
Αλλά όταν προσομοιώνουν το αναμενόμενο αποτέλεσμα της προσομοίωσης σήματα inout δεν αλλάζουν!Προσπαθώ να αλλάξετε την κυματομορφή αλλά οι εισροές των σημάτων InOut φαίνεται να είναι κλειδωμένο στην κρατική αρχή.
Δεν νομίζω ότι είναι ένα firmware πρόβλημα, διότι εάν εγώ ξανά να κρίνει την InOut όπως ορίζονται everyting λειτουργεί καλά.
Έχω να somenting στην κυματομορφή dysplayer;
Χάρη στην advace!!
<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Πολύ Καλή" border="0" />
MaxW
Είμαι αρχίζουν να πάρετε κάποια πρακτική εγγράφως Verilog firmware για CPLD Xilinx ISE χρησιμοποιώντας 7,1 περιβάλλον σχεδιασμού λογισμικού με το Xilinx ISE Simulator.
Για την ώρα είμαι ανάπτυξη ενός απλού firmware που περιγράφουν έναν πομποδέκτη.
Έχω κάποια προβλήματα στην παρακολούθηση της resoult του inout (Input-Output) σήματα.
Τα σήματα InOut δηλώνονται ως σύρμα ή τρι (όπως racomanded από την Verilog εγχειρίδιο) και ένα coerent testbenche έχει δημιουργηθεί για την παροχή κινήτρων στο σύστημα.
Αλλά όταν προσομοιώνουν το αναμενόμενο αποτέλεσμα της προσομοίωσης σήματα inout δεν αλλάζουν!Προσπαθώ να αλλάξετε την κυματομορφή αλλά οι εισροές των σημάτων InOut φαίνεται να είναι κλειδωμένο στην κρατική αρχή.
Δεν νομίζω ότι είναι ένα firmware πρόβλημα, διότι εάν εγώ ξανά να κρίνει την InOut όπως ορίζονται everyting λειτουργεί καλά.
Έχω να somenting στην κυματομορφή dysplayer;
Χάρη στην advace!!
<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Πολύ Καλή" border="0" />
MaxW