Hold Ώρα Έκδοση!;;

[Guest]

Hi all,

Καταλαβαίνω ότι η παραβίαση Κρατήστε φορά συμβαίνει όταν τα δεδομένα που διατηρεί πολύ σύντομη μετά την ενεργό άκρη ...

Αλλά τι γίνεται, λένε τα στοιχεία που διατηρεί για 2 κύκλο ρολογιού, αλλά εναπόκειται στην ενεργό 2ο άκρη, αυτό εξακολουθεί να εξετάζει κατέχουν παραβίαση του χρόνου!?

Εάν ναι, ναι, πώς θα μπορούσα να επιλύσει την παραβίαση του χρόνου κρατήστε αυτό το μήνυμα για τα δεδομένα που προέρχονται από την εξωτερική μονάδα (Micro-ελεγκτής), η οποία δεν έχει συγχρονιστεί με το ρολόι του σχεδιασμού FPGA, αλλά και οι δύο έχουν ίδια συχνότητα χρονισμού (50MHz).

Σας ευχαριστώ για την απάντηση και συμβουλές.

Χαιρετισμοί,

 

[it_boy]

Εάν χρησιμοποιείτε Xilinx FPGAs, μπορείτε να προσθέσετε καθυστέρηση για σήματα εισόδου στο IOBs να ανταποκριθεί στις απαιτήσεις σας κρατήστε χρόνο.

 

[brmadhukar]

Μπορεί να προκαλέσει Hold παραβίαση του χρόνου.
Για να αποφευχθεί αυτό που synchronizers.

 

[r_e_m_y]

Γεια σου,

Το πρόβλημα με τα κατέχουν (ή setup) του χρόνου παράβαση είναι ότι δεν είναι η έξοδος του flip flop Mayu σας να είναι η αναμενόμενη τιμή.Έτσι θα πρέπει να θεωρηθεί πως η εκροή ως άκυρα.
Εάν το σήμα εισόδου σας μένει για 2 κύκλους ρολογιού, και αν μπορείτε να ξέρετε πότε οι αλλαγές των εισροών (μπορεί να είναι με τσιπ επιλέξτε σήμα ...), μπορείτε να χρησιμοποιήσετε την έξοδο του flip flop σας μόνο μετά το πρώτο ρολόι, και αγνοούν αν για η δεύτερη.
Φτιάξτε ένα μικρό μηχάνημα κατάσταση για αυτό το σύστημα επικύρωσης δεδομένων.

Ελπίζω ότι αυτό θα σας βοηθήσει.<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

 

[Guest]

Hi all,

Σας ευχαριστώ για την απάντηση, πολύ εκτιμώ ..

Είμαι χρησιμοποιώντας Alter @ FPGA και Qu (at) rtus II v2.2, μπορεί να σας παρακαλώ να μου πείτε πώς θα πρέπει να καθορίσει το χρόνο violatatin κατέχουν από το λιμάνι εισόδου.Δεύτερον, πώς θα μπορούσα να συγχρονιστούν με την εξωτερική μονάδα, δεδομένου ότι το εξωτερικό ρολόι δεν πρόκειται να το FPGA!!;

Χαιρετισμοί,

 

[it_boy]

Δεδομένου ότι το εξωτερικό ρολόι και το εσωτερικό ρολόι είναι και οι δύο λειτουργούν σε ίδια συχνότητα (50MHz) και τα δεδομένα που διατηρούνται στο λεωφορείο για 2 ρολόγια, ο καλύτερος τρόπος για να λειτουργήσει είναι να μάνταλο τα στοιχεία για τον πρώτο κύκλο ρολογιού, αν έχετε χρόνο κατέχουν θέματα όπως r_e_m_y στη θέση του.

Ξέρω αν @ ltera υποστηρίζει, αν το κάνει, καθυστερώντας λεωφορείο δεδομένα στο IOBs με την περίοδο κατά την οποία λείπει η διάρκεια λειτουργίας.

 

[dll_embed]

Αν καταλαβαίνω σωστά την ερώτησή σας, ασύγχρονη fifo ίσως μια καλύτερη επιλογή.Εάν χρησιμοποιείτε ένα ρολόι για να 50M δείγμα ένα σήμα που παράγεται από ένα άλλο ρολόι 50M, έχετε μια μεγάλη πιθανότητα να χάσετε δεδομένα.

χαιρετισμοί

 

[Guest]

Hi all,

τώρα τι γίνεται με την εξωτερική μονάδα διατηρούν δεδομένα μόνο για 1 κύκλο, υπάρχει τρόπος για να αποφευχθεί η μετα-σταθερά του μητρώου FPGA;;

Χαιρετισμοί,
πάντα (σε) έξυπνος

 

[AXE]

προσθέσετε ένα μητρώο

 

[VladZ]

by Clifford E. Cummings.

Δείτε το Σύνθεση και Scripting Τεχνικές σχεδίασης Multi-Ασύγχρονης υποδείγματα Ρολόι για
το Clifford E. Cummings.Αυτό το έγγραφο είναι διαθέσιμο για download σε http://www.sunburst-design.com/pap... και "synchronizers" καλύτερο Reards vladz

 

[andromeda]

Απάντηση για την ερώτησή σας εξαρτάται από τις πηγές ρολόι χρησιμοποιείται σε δεδομένα προέλευσης και προορισμού των δεδομένων:
- Εάν πρόκειται για το ίδιο ρολόι, με κάποια καθυστέρηση στο μεταξύ, θα μπορούσατε να δοκιμάσετε να παίξετε με (δουλεύω με την Xilinx FPGA) ανατροφοδότηση για ρολόι de-παραποιήσει στην εσωτερική PLL και προσθήκη / αφαίρεση καθυστέρηση στην IOB να αντισταθμίσει αυτή καθυστέρηση (από το τρόπο, το ρολόι σχεδιασμό PCB υποτίθεται ότι πρέπει να κατευθύνονται προς αποφυγή αυτών latencies)
- Εάν οι δύο αυτές 50MHz ρολόι δημιουργούνται ανεξάρτητα θα μπορούσατε να τους αντιμετωπίζουν ως ασύγχρονη πηγές ρολόι και να κάνει πραγματικά το συγχρονισμό (Cumming ες χαρτί είναι σίγουρα καλύτερη πηγή που να καλύπτει αυτό)
Αν θα μπορούσε, αντί της απλής flop, από την πλευρά προορισμό να τύχει δειγματοληψία μόνο στην πρώτη άκρη ρολόι, όταν τα δεδομένα είναι σταθερή, είναι φυσικά ο απλούστερος τρόπος για την επίλυση αυτού.