D
dd2001
Guest
Test_sm.v μου ήταν επιτυχία σύνταξη και Σύνθεση ελέγχεται ASIC2.41, ωστόσο, όταν πατάω το τρέξιμο, δεν θα δημιουργήσει netlist για μένα και θα δημιουργήσει ακόλουθο σφάλμα:
@ I:: "D: \ My_Design \ test_sm.v"
Verilog έλεγχος σύνταξης επιτυχία!with name test_sm.v to synthesize
@ E | Δεν συνιστώσα
με test_sm.v όνομα για να συνθέσουν
@ ΤΕΛΟΣΧρησιμοποιώ tutorial.syn έρθει με ASIC 2,41 και έχουν setup τραπέζι χρονική δέσμευση test_sm.v.
Κωδικός ως εξής:
ενότητα test_sm (ρολόι, επαναφορά, in_bit, out_bit)?
ρολόι εισροών, reset, in_bit?
out_bit εξόδου?
reg [2:0] state_reg, next_state?
παράμετρος start_state = 3'b000?
παράμετρος read_1_zero = 3'b001?
παράμετρος read_1_one = 3'b010?
παράμετρος read_2_zero = 3'b011?
παράμετρος read_2_one = 3'b100?
πάντα @ (posedge ρολόι ή επαναφορά posedge)
if (reset == 1'b1) state_reg <= start_state? άλλο state_reg <= next_state?
πάντα @ (state_reg ή in_bit)
περίπτωση (state_reg)
/ / start_state:
3'b000:
εάν (in_bit == 0) next_state <= read_1_zero? άλλο
εάν (in_bit == 1) next_state <= read_1_one?
else next_state <= start_state?
/ / read_1_zero:
3'b001:
εάν (in_bit == 0) next_state <= read_2_zero? άλλο
εάν (in_bit == 1) next_state <= read_1_one?
else next_state <= start_state?
/ / read_2_zero:
3'b011:
εάν (in_bit == 0) next_state <= read_2_zero? άλλο
εάν (in_bit == 1) next_state <= read_1_one?
else next_state <= start_state?
/ / read_1_one:
3'b010:
εάν (in_bit == 0) next_state <= read_1_zero? άλλο
εάν (in_bit == 1) next_state <= read_2_one?
else next_state <= start_state?
/ / read_2_one:
3'b100:
εάν (in_bit == 0) next_state <= read_1_zero? άλλο
εάν (in_bit == 1) next_state <= read_2_one?
else next_state <= start_state?
default: next_state <= start_state?
endcase
εκχωρήσει out_bit = (((state_reg == read_2_zero) & & (in_bit == 0)) | | ((state_reg == read_2_one) & & (in_bit == 1)));1: 0?
endmodule
@ I:: "D: \ My_Design \ test_sm.v"
Verilog έλεγχος σύνταξης επιτυχία!with name test_sm.v to synthesize
@ E | Δεν συνιστώσα
με test_sm.v όνομα για να συνθέσουν
@ ΤΕΛΟΣΧρησιμοποιώ tutorial.syn έρθει με ASIC 2,41 και έχουν setup τραπέζι χρονική δέσμευση test_sm.v.
Κωδικός ως εξής:
ενότητα test_sm (ρολόι, επαναφορά, in_bit, out_bit)?
ρολόι εισροών, reset, in_bit?
out_bit εξόδου?
reg [2:0] state_reg, next_state?
παράμετρος start_state = 3'b000?
παράμετρος read_1_zero = 3'b001?
παράμετρος read_1_one = 3'b010?
παράμετρος read_2_zero = 3'b011?
παράμετρος read_2_one = 3'b100?
πάντα @ (posedge ρολόι ή επαναφορά posedge)
if (reset == 1'b1) state_reg <= start_state? άλλο state_reg <= next_state?
πάντα @ (state_reg ή in_bit)
περίπτωση (state_reg)
/ / start_state:
3'b000:
εάν (in_bit == 0) next_state <= read_1_zero? άλλο
εάν (in_bit == 1) next_state <= read_1_one?
else next_state <= start_state?
/ / read_1_zero:
3'b001:
εάν (in_bit == 0) next_state <= read_2_zero? άλλο
εάν (in_bit == 1) next_state <= read_1_one?
else next_state <= start_state?
/ / read_2_zero:
3'b011:
εάν (in_bit == 0) next_state <= read_2_zero? άλλο
εάν (in_bit == 1) next_state <= read_1_one?
else next_state <= start_state?
/ / read_1_one:
3'b010:
εάν (in_bit == 0) next_state <= read_1_zero? άλλο
εάν (in_bit == 1) next_state <= read_2_one?
else next_state <= start_state?
/ / read_2_one:
3'b100:
εάν (in_bit == 0) next_state <= read_1_zero? άλλο
εάν (in_bit == 1) next_state <= read_2_one?
else next_state <= start_state?
default: next_state <= start_state?
endcase
εκχωρήσει out_bit = (((state_reg == read_2_zero) & & (in_bit == 0)) | | ((state_reg == read_2_one) & & (in_bit == 1)));1: 0?
endmodule