HELP ME ΓΙΑ Verilog κώδικα για το USB 3.0 και στατική ΩΡΑ ΑΝΑΛΥΣΗ

[naresh naik]

HI φίλους, κάνω MTECH ΕΡΓΟ ΜΟΥ ΣΧΕΤΙΚΑ ΜΕ USB 3.0 ..... ΚΑΙ Είμαι νέος σε στατική ανάλυση φορά χρησιμοποιώντας Synopsys Prime Time ..... Plz στείλτε tutorial για USB και στατική ΑΝΑΛΥΣΗ χρόνο χρησιμοποιώντας Synopsys Prime Time ....... plz στείλτε Verilog ΚΩΔΙΚΑ ΓΙΑ USB 3.0 για να MAILID ΜΟΥ: ch_nrshnk@yahoo.co.in ..... PLZ HELP ME ΤΟ ΣΥΝΤΟΜΟΤΕΡΟ ΔΥΝΑΤΟΝ ....

 

[vlsichipdesigner]

Γεια σου, όλα όσα είχε ζητήσει να στείλετε σε id mail σας, τι είναι ότι θέλετε να κάνετε στο έργο σας, αν ναι, είχατε ζητήσει για φροντιστήριο, Verilog κώδικα και τα πράγματα καπέλο liket. ο φίλος μου, παρακαλώ αναζήτηση στο διαδίκτυο, η οποία έχει τους τόνους των πληροφοριών. ρωτήστε εύστοχες ερωτήσεις, δεν σίτιση κουτάλι mydear βοήθεια (συγγνώμη για advicing). ρωτήστε επισήμανε ερωτήματα. Με την ευκαιρία, μπορείτε να βρείτε πληροφορίες σχετικά με την ανάλυση χρονισμού, πώς να γράψει περιορισμούς αρχείο για STA, πώς και γιατί το μοντέλο εξαιρέσεις χρονοδιάγραμμα όπως ψευδώς μονοπάτι / μονοπάτια multicycle, πώς να λύσει τις παραβιάσεις χρόνο αν έχετε στο σχέδιό σας, πού να κοιτάξετε για να επιλύσει τις παραβιάσεις μπορεί να βρίσκεται @ http://www.vlsichipdesign.com/index.php/Chip-Design-Articles/asic-knowledge-house.html myprayers, σχεδιασμό των chip γίνεται εύκολη http://www.vlsichipdesign.com