fpgaadvantage

[fakeha_s]

Έχω Verilog κώδικα, το οποίο θέλω να χρησιμοποιήσω με το λογισμικό πλεονέκτημα FPGA, Πώς μπορώ να χρησιμοποιήσω αυτόν τον κωδικό για να δημιουργήσει το διάγραμμα, διάγραμμα και την κατάσταση μηχανής

 

[mohammad abdul moniem]

από το μενού HDL επιλέξετε το αρχείο HDL εισαγωγή τότε u μπορεί να επιλέξει να το μετατρέψετε

 

[fakeha_s]

Έχω χρησιμοποιήσει αυτή την επιλογή, αλλά δεν διάγραμμα εμφανίζεται μετά την επέμβαση έχω παρακάτω οδηγίες im την (έκδοση πλεονέκτημα 4) εγχειρίδιο

 

[ljkong]

ίσως η κωδικοποίηση στυλ δεν είναι κατάλληλο για FA για τη μετατροπή των ΗΠΜ. Εάν δεν έχετε καμία ιεραρχία στο σχεδιασμό σας, FA δεν μπορεί να μετατρέψει το σχέδιό σας σε μπλοκ διάγραμμα. Εν τω μεταξύ θα πρέπει να επιλέξετε την επιλογή της μετατροπής σε FSA και μπλοκ διάγραμμα κατά την εισαγωγή Verilog κώδικα σας.

 

[fakeha_s]

Έχω Verilog κώδικα, το οποίο θέλω να χρησιμοποιήσω με το λογισμικό πλεονέκτημα FPGA, Πώς μπορώ να χρησιμοποιήσω αυτόν τον κωδικό για να δημιουργήσει το διάγραμμα, διάγραμμα και την κατάσταση μηχανής

 

[mohammad abdul moniem]

από το μενού HDL επιλέξετε το αρχείο HDL εισαγωγή τότε u μπορεί να επιλέξει να το μετατρέψετε

 

[fakeha_s]

Έχω χρησιμοποιήσει αυτή την επιλογή, αλλά δεν διάγραμμα εμφανίζεται μετά την επέμβαση έχω παρακάτω οδηγίες im την (έκδοση πλεονέκτημα 4) εγχειρίδιο

 

[ljkong]

ίσως η κωδικοποίηση στυλ δεν είναι κατάλληλο για FA για τη μετατροπή των ΗΠΜ. Εάν δεν έχετε καμία ιεραρχία στο σχεδιασμό σας, FA δεν μπορεί να μετατρέψει το σχέδιό σας σε μπλοκ διάγραμμα. Εν τω μεταξύ θα πρέπει να επιλέξετε την επιλογή της μετατροπής σε FSA και μπλοκ διάγραμμα κατά την εισαγωγή Verilog κώδικα σας.