Flip-Flop αρχική τιμή κατά την εκκίνηση;

[laststep]

Γεια σας, έχω μια αμφιβολία για την εκκίνηση του FF ελπίδα αξία μπορεί να πάρει την απάντηση μέσα από αυτό το φόρουμ. Ας είπε χτίζουμε μια θετική άκρη ρολόι flip-flop με προκαθορισμένες και σαφή έλεγχο στην πεθαίνουν μας. Αν δεν το προκαθορισμένο και σαφές μήνυμα είναι ενεργή κατά την εκκίνηση και το σήμα του ρολογιού διατηρήσει τόσο χαμηλά, ποια θα είναι η έξοδος του FF; Θα ήταν κάποια αξία είτε '1 'ή '0' ή θα ήταν απροσδιόριστη («X»); Κάποιος μου είπε ότι εξαιτίας της χαρακτηριστικής πεθάνει, το FF θα έχουν κάποια αρχική τιμή, ακόμη και να μην να είναι προκαθορισμένες και σαφώς στην εκκίνηση με το ρολόι ποτέ εναλλαγή πριν. Είναι αλήθεια; Χάρη.

 

[flatulent]

Λόγω των διαφορετικών παραμέτρων τρανζίστορ που προκαλούνται από τροποποιήσεις των παραμέτρων της επεξεργασίας σε όλη την πεθάνει, δεν ξέρετε ποιο τρόπο η συσκευή θα εξουσία μέχρι. Αυτός είναι ο λόγος που πολλοί κυκλώματα έχουν μια "δύναμη επάνω reset" κύκλωμα.

 

[apallix]

Με λίγα λόγια, αυτό είναι αλήθεια. Αλλά δεν θα ξέρετε αν θα καταλήξουν ως λογική '1 'ή '0'. Ηλεκτρικά, ακόμη και όταν ξεκινά αρχικά σε ένα ενδιάμεσο επίπεδο τάσης (δηλαδή, στο μετασταθείς κατάσταση), θα υπάρχει αρκετός θόρυβος και η μεταβολή των παραμέτρων της ανάδρασης μάνταλο για να την ωθήσει προς την κατεύθυνση είτε «VDD» ή «GND»

 

[arman_arian2005]

Συνάντησα πρόσφατα το πρόβλημα πάρα πολύ. Σκοπεύω να προσομοιώσει τριών ανιχνευτή φάση κατάσταση με χρήση μπαχαρικών. Πήρα την έξοδο πάντα Χ, λόγω μη έγκυρων αρχική τιμή. Λοιπόν, τι μπορώ να κάνω για να λύσει αυτό το πρόβλημα;

 

[apallix]

Έχω την πρόθεση να προσομοιώσει τριών ανιχνευτή φάση κατάσταση με χρήση μπαχαρικών. Πήρα την έξοδο πάντα Χ, λόγω μη έγκυρων αρχική τιμή. Λοιπόν, τι μπορώ να κάνω για να λύσει αυτό το πρόβλημα;

Μπορείτε να διεκδικήσει την επαναφορά pin του flops που χρησιμοποιείτε για την εφαρμογή του ανιχνευτή φάση να ξεκινήσει σε μία γνωστή κατάσταση. Για την προσομοίωση σε μπαχαρικό, μπορείτε επίσης να χρησιμοποιήσετε το ". IC" δήλωση για την προετοιμασία του εσωτερικού κόμβου μάνταλο του flops στην επιθυμητή κατάσταση.

 

[laststep]

Έτσι, το flip-flop τελικά θα παραμείνουν σε '1 'ή '0' σε αρχικό στάδιο. Αν προσπαθήσω να μοντέλο ένα flip-flip, μπορώ να ορίσετε την αρχική τιμή είτε να '0 'ή '1' σε αυτή την περίπτωση; Κάτι σαν αυτό: αρχική αρχίσει εκχωρήσετε q = 1b'1? If (reset) {q = 1'b0?} Elsif (posedge ρολόι και ρολόι = 1) {q = d?}

 

[apallix]

αρχική αρχίσει εκχωρήσετε q = 1b'1? If (reset) {q = 1'b0?} Elsif (posedge ρολόι και ρολόι = 1) {q = d?}

Θα ήταν δυνατό να προετοιμάσει προσομοιώσεις λογική σας αυτό τρόπο, αλλά σε πραγματικό σχέδια, θα χρησιμοποιούσατε ένα reset σήμα για την εκτέλεση της προετοιμασίας.

 

[FvM]

Πολλές οικογένειες FPGA είναι εξασφαλίζοντας μια καθορισμένη κατάσταση μητρώο μετά την ενεργοποίηση επαναφορά. Τα εργαλεία είναι να συνθέσει μια σωστή ενέργεια σχετικά με την κατάσταση από Verilog αρχική όγκους ή VHDL σήμα εκκίνησης. Είναι σίγουρα σε συνεργασία με Altera FPGA και Quartus. Φυσικά, μπορεί να υπάρχουν πολλοί λόγοι για να χρησιμοποιήσετε ένα reset explicite ούτως ή άλλως.

 

[lordsathish]

Το πρόβλημα αυτό μπορεί επίσης να οφείλεται στην ενεργοποίηση. Η δύναμή μας προμηθεύει συνήθως dont να Vdd τη στιγμή διακόπτη ON. Υπάρχει ένα πεπερασμένο χρόνο ανόδου σε αυτό. Συνάντησα επίσης αυτό το πρόβλημα, ενώ προσπαθούσα να οικοδομήσουμε ένα ψηφιακό ρολόι από τον πάγκο όταν λειτουργούν δεν θα πάει σε 0000 κατάσταση. Παρακαλώ διορθώστε με αν κάνω λάθος. Σας ευχαριστώ.

 

[FvM]

Επανεξέταση της συζήτησης, βρήκα ότι είναι μίξη άσχετα προβλήματα, π.χ. η συμπεριφορά του FF ως εκ τούτου, η συμπεριφορά του FPGA και προσομοίωσης. Σας προσθέτοντας το θέμα των διαφορετικών άνοδο τάση τροφοδοσίας. - Ένα FF σε γενικές γραμμές, επίσης, ένα μετρητή, π.χ. ως TTL ή CMOS λογική συσκευή, συνήθως δεν έχει power-on-reset (POR). Στις περισσότερες περιπτώσεις, έχει μια τυχαία αρχική κατάσταση. Μια POR θα πρέπει να σχεδιάζονται στο κύκλωμα, κατά προτίμηση με τρόπο που να είναι απρόσβλητα σε αργή και μη μονότονη αύξηση τάση τροφοδοσίας και τέτοια θέματα. Ένα FF σε ένα CPLD ή FPGA ως επί το πλείστον έχει a POR respectivly μια καθορισμένη ισχύ-σχετικά με την κατάσταση. Στην προσομοίωση, μια άγνωστη κατάσταση υποτίθεται για όλα τα μητρώα συνήθως. Έτσι, ένα πρόσθετο αρχικοποίησης των μητρώων για την προσομοίωση μπορεί να είναι απαραίτητο να γίνει η δουλειά του σχεδιασμού σε όλα, ακόμα και για ένα απλό διαχωριστικό / 2 ρολόι.

 

[laststep]

HI FVM, Ευχαριστώ για σας. Είμαι περισσότερο ενδιαφέρον για τη συσκευή CPLD ή FPGA. Αυτές οι συσκευή έχουν το POR αλλά πιστεύω ότι δεν είναι όλα τα FF είναι να επαναφέρετε μετά τη σκανδάλη POR. Το πιθανότερο είναι ότι αν κάνει μια άγνωστη κατάσταση έλεγχο σε όλα τα FF, θα βρεθεί ακόμη κάποια FF με αξία αγνοώ. Αν κάνουμε ένα «Χ» τον έλεγχο σε όλες τις σχεδιασμό μας, αυτό το FF θα προκαλέσει μια ψεύτικη προειδοποίηση. Αλλά αυτό το «x» αξία είναι αποδεκτή αιτία δεν είναι ούτε ο ισχυρισμός ούτε ελάττωμα σχεδιασμού. Γι 'αυτό ακριβώς αναρωτιέμαι αν μπορούμε να θέσουμε μια τιμή η προετοιμασία για αυτές τις ΔΠ και για την αιτία, θα ήθελα να γνωρίζετε ότι σε πραγματική περίπτωση οι FF έχουν επίσης κάποια αξία προετοιμαστεί γι' αυτούς που δεν πήραν επαναφορά από το ΠΕΠ.