FF / Μάνταλο στολίσματα

[altair_06]

Γεια σου,

Έχω την ακόλουθη προειδοποίηση πότε εγώ συνθέσουν μου module.Can κανείς να μου δώσει το λόγο για μια τέτοια προειδοποίηση και πώς μπορώ να το αποφύγει.

FF / Latch <bit_count_reg_0> (χωρίς init αξία) έχει σταθερή τιμή 0 στο πεδίο
Λόγω άλλου FF / Latch κλάδεμα, FF / Latch <bit_count_reg_1> (χωρίς init αξία) έχει σταθερή τιμή 0 στο πεδίο
Λόγω άλλου FF / Latch κλάδεμα, FF / Latch <bit_count_reg_2> (χωρίς init αξία) έχει σταθερή τιμή 0 στο πεδίο

 

[echo47]

Αυτό το μήνυμα προέρχεται από την Xilinx ISE σύνθεση έκθεση XST.Είναι αυτό που λέει ότι δύο bits μητρώο θα είναι 0 για πάντα.Θα πρέπει να ελέγξετε το σχέδιό σας για να δείτε αν αυτό είναι που θέλετε.

Είναι παρόμοιο με αυτό Απάντηση Record:
http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=18397

Αυτό το παράδειγμα Verilog δημιουργεί μια παρόμοια προειδοποίηση για τα δύο κάτω κομμάτια του «μετράνε»:
Κωδικός:

module top (CLK, μετράνε)?

CLK εισροών?

εξόδου reg [7:0] count = 0?πάντα @ (posedge CLK) να αρχίσουν

καταμέτρηση <= μετράνε 4?

τέλος

endmodule

 

[vipinlal]

αυτό θα σας βοηθήσει ..
http://vhdlguru.blogspot.com/2010/03/synthesis-warning-fflatch-has-constant.html