Error in Verilog κώδικα

G

GCK

Guest
Χρησιμοποιώ Modelsim 5,7 για την κατάρτιση του κώδικα Verilog.

θα δώσει λάθος στο
«καθορίζουν op ==

λέγοντας ότι σε περίπτωση «d» είναι αναμενόμενο.

 
Χρησιμοποιήστε αντίστροφη χαρακτήρα απόστροφο (δεκαεξαδική τιμή 60), αντί της τακτικής απόστροφο (δεκαεξαδική τιμή 27).

`καθορίζουν op ==

 
ευχαριστώ,

ότι πήρε λάθος απομακρυνθεί από το σημείο αυτό, αλλά όταν γράφω somthing όπως

αποτέλεσμα = α `op β?

δίνοντας λάθος της, όπως κοντά σε "? ': IDENT περιμένει

 
Και οι δύο αυτές εργασίες για μένα ModelSim 6.3a.Δεν έχω 5,7 πια.

Κωδικός:

`καθορίζουν op ==ενότητα κορυφή (α, β, αποτέλεσμα)?

input α, β?

εξόδου αποτέλεσμα?αντιστοιχίσετε αποτέλεσμα = α `op β?

endmodule
 
θα u pls στέλνω εμένα επιδιόρθωση για ur εκδοχή αν είναι δυνατόν.

Σε ευχαριστώ

 

Welcome to EDABoard.com

Sponsor

Back
Top