G
GCK
Guest
Χρησιμοποιώ Modelsim 5,7 για την κατάρτιση του κώδικα Verilog.
θα δώσει λάθος στο
«καθορίζουν op ==
λέγοντας ότι σε περίπτωση «d» είναι αναμενόμενο.
θα δώσει λάθος στο
«καθορίζουν op ==
λέγοντας ότι σε περίπτωση «d» είναι αναμενόμενο.