DFT για FPGA

[rogger123]

Γεια σου, Θα ήταν δυνατόν να έχουν DFT για FPGA με βάση τα σχέδια. Θέλω να πω στην πραγματικότητα έχουν αλυσίδες σάρωσης;

 

[eda_wiz]

DFT λογική χρησιμοποιείται για τη δοκιμή των τσιπ για manfacturing / κατασκευή λάθη λόγω της μόλυνσης πλακιδίων, παραλλαγή του ντόπινγκ, σορτς / ανοιχτό σε πυρίτιο, κλπ. .. αφού FPGA είναι ήδη παρασκευάζονται και δοκιμάζονται,,, DFT λογική δεν απαιτείται σε σχέδια FPGA.

 

[videohu]

Νομίζω ότι μπορείτε να εισαγάγετε DFT κυκλωμάτων σε FPGA για να ελέγξετε σχεδιαστεί κυκλώματα σας. JTAG κύκλωμα εγγενώς σε FPGA χρησιμοποιείται για τη δοκιμή FPGA και για σκοπούς εντοπισμού σφαλμάτων.

 

[eda_wiz]

[Quote = videohu] νομίζω ότι μπορείτε να εισάγετε DFT κυκλωμάτων σε FPGA για να ελέγξετε σχεδιαστεί κυκλώματα σας. JTAG κύκλωμα εγγενώς σε FPGA χρησιμοποιείται για τη δοκιμή FPGA και για τον εντοπισμό σφαλμάτων σκοπούς. [/Quote] τεστ για τι;; καλά, αν u σκοπεύουν να ελέγξει το κύκλωμα για λειτουργία σε διαφορετικές κόμβους στο κύκλωμα .. u μπορεί να το κάνει αυτό καλύτερα με τη χρήση εργαλείων λογισμικού (όπως το Pro chipscope για Xilinx). ok έτσι κι αλλιώς ας υποθέσουμε ότι u τοποθετήστε τη σάρωση της αλυσίδας σε λογική FPGA πόσο άρρωστος u δοκιμάστε το ... (ATES που κοστίζουν εκατομμύρια δολάρια αντλία του ATPG σχέδια και την ανάλυση των αποτελεσμάτων των δοκιμών incase ASIC), εάν u σκοπεύετε να κάνετε αυτή τη διαδικασία το χέρι ... .. Υποθέτω ότι θα είναι πολύ πολύ δύσκολο

 

[andromeda]

Εάν η ιδέα είναι να χρησιμοποιήσετε backanotated netlist (μετά την εισαγωγή της αλυσίδας σάρωση) για FPGA προτυποποίηση, θα μπορούσατε να προσπαθήσετε να βρείτε διάσημα Foster-Benning βιβλίο, καλύπτουν αυτό το θέμα. Από τη δική μου άποψη, υπάρχουν μερικά πλεονεκτήματα σε αυτή αντί της χρησιμοποίησης RTL για FPGA (όπως τον έλεγχο του σχεδιασμού, που πραγματικά συμβαίνει σε τσιπ μετά από όλες τις αλλαγές διόδια ECOS,, ...). Αλλά dis-advanteges είναι ότι πρέπει για την ανάπτυξη σεναρίων για backanotation, FPGA αξιοποίηση περιοχή θα είναι φτωχότερη λόγω της αντικατάστασης της βιβλιοθήκης ASIC με βιβλιοθήκη στόχο FPGA αντί καθαρής RTL, ... Φυσικά, FPGAs είναι pretested και δεν χρειάζεται καμία scanchain για λειτουργικό σκοπό σε αυτό. Αλλά, εάν χρησιμοποιείτε aprouch με την πλάτη-anotated netlist, θα μπορούσε να τρέξει ATPG δοκιμές σας σε FPGA με τις μετά την επαλήθευση όλων των μεταμόρφωση μπροστά-και της ροής back-end.