DCM σε Sparton 3E500

[aafaq]

κάθε ένας μπορεί να μου πει για το πώς μπορώ να χωρίζουν ή να δημιουργήσει ρολόι από το DCM στο FPGA σε Verilog πηγή

 

[kvingle]

παραπέμψει Xilinx doc .... Είναι έχοντας την Verilog καθώς και VHDL Instantiation πρότυπα για την DCM
μπορείτε επίσης να χρησιμοποιήσετε το «μάγος Αρχιτεκτονική» που υπάρχουν στο Xilinx αξεσουάρ.
ανατρέξτε στον οδηγό χρήσης για περισσότερες λεπτομέρειες ...

 

[echo47]

Δεδομένου ότι χρησιμοποιείτε ένα Spartan-3E, βλέπε επίσης το ειδικό DCM_SP πρωτόγονη σε σας Σπάρτης-3E Βιβλιοθήκες οδηγός, στην ISE έγγραφα σας.

Εδώ είναι ένα παράδειγμα Verilog που παράγει 44100 Hz από 50 MHz, με χρήση δύο συνθέτες συχνότητα DCM και ένας μετρητής:
ftopic209987.html # 738182