4 αθροιστή εισόδου σε VHDL αθροιστή

[killersbeez]

Γεια σας, έχω ερώτημα καυτό να αθροιστή πρόγραμμα με 4 εισόδους σε VHDL! Έχω κάνει αυτός ο κώδικας VHDL είναι σωστό;! Βιβλιοθήκη IEEE? Χρησιμοποιήστε ieee.std_logic_1164.all? Αθροιστή οντότητα είναι γενική (εικονική: ώρα: ns = 0)? ΛΙΜΑΝΙ (A, B, C, D: ΣΕ std_logic? Άθροισμα: OUT std_logic)? Τελικών οντοτήτων? ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΤΗΣ λειτουργική αθροιστή ΕΙΝΑΙ BEGIN ΔΙΑΔΙΚΑΣΙΑ (Α, Β, Γ, Δ) να ξεκινήσουν εάν (Α = '0 'και Β = '0' και Γ = '0 'και Δ = '0') τότε άθροισμα

 

[Fl1pFl0p]

Υποθέτω ότι ξεκινάτε τώρα, ίσως για μια κατηγορία, στην οποία περίπτωση το Carry Adder Ripple είναι αυτή που θα ήταν για seaching. [Url = http://www.altera.com/support/examples/vhdl/v_f_add8.html] VHDL: Ripple-Carry Adder [/url] και αυτό εξηγεί τον αθροιστή να κυματισμός [url = http://www.search .com / αναφορά / Adder_ (ηλεκτρονικά] αναφοράς για Adder (ηλεκτρονικά) - Search.com [/url]) ότι θα πρέπει να βοηθήσει.

 

[killersbeez]

λέει αυτό για μένα και θ επίκλισης βρείτε ό, τι λάθος υπάρχει: (digi.vhdl: σε αθροιστή (λειτουργική): digi.vhdl: 64: σφάλμα σύνταξης, απροσδόκητο t_PROCESS, περιμένοντας t_IF σε διαδικασία v2cc: digi.vhdl: 1 λάθη

<span style="color: grey;"><span style="font-size: 10px">---------- Δημοσίευση προστέθηκε στις 00:45 ---------- Προηγούμενο μήνυμα ήταν στις 00:27 -------- -! </span></span>
βρείτε το πρόβλημα που όλα λειτουργούν, αλλά είναι ένα 4 αθροιστή εισόδου ή κάτι του άλλου;!

 

[Fl1pFl0p]

Αυτή η γραμμή εμφανίζει τον αριθμό των εισροών: ΣΕ std_logic_vector ( 7 downto 0 ), αυτό είναι ένα 8bit αθροιστή. Ο αθροιστής κυματισμός μπορεί να είναι κλιμάκωση σε όσα κομμάτια όπως θα θέλατε. Αν διαβάσετε το link παραπάνω αναφορά, και ο βρόχος for είναι που προκαλεί σύγχυση, προσπαθήστε να διαβάσετε αυτό το παράδειγμα. [Url = http://vhdlguru.blogspot.com/2010/03/4-bit-ripple-carry-adder-using-basic.html] VHDL κωδικοποίηση συμβουλές και κόλπα: 4 bit Ripple Carry Adder χρησιμοποιώντας βασικές πύλες λογικής [/url] Αυτή είναι μια πύλη επίπεδο 4bit αθροιστή και πάγκου δοκιμής για την προσομοίωση της συμπεριφοράς.

<span style="color: grey;"><span style="font-size: 10px">---------- Δημοσίευση προστέθηκε στις 18:31 ----- ----- Προηγούμενη θέση ήταν στις 18:15 ----------</span></span>
O γου ... Δεν είδα τον κωδικό σας στο πάνω μέρος. Σε περίπτωση που το έκανε προέρχονται από;

 

[sanju_]

hi στο πρόγραμμά σας τους δεν φέρουν και αντί του "αν" μπορείτε να χρησιμοποιήσετε την "περίπτωση" θα ήταν καλύτερα .. Αν θέλετε να χρησιμοποιήσετε το "αλλιώς Αν το" καλύτερα να χρησιμοποιήσετε "elsif ".... μπορεί να πάρει λάθος στον κώδικά σας, επειδή χρησιμοποιήσατε τόσα πολλά «αν» και ένα «τέλος, εάν" http://www.edaboard.com/thread190952.html

 

[vipinlal]

Μια πρόταση, VHDL προσφέρει elsif. Έτσι, αντί να χρησιμοποιεί άλλο αν κάθε φορά που μπορείτε να χρησιμοποιήσετε elsif. Ο κώδικας θα φανεί καθαρότερα και εύκολο για τον εντοπισμό σφαλμάτων. Έχετε χρησιμοποιήσει πολλά "αλλιώς Αν το" στον παραπάνω κώδικα, αλλά δεν ειναι απαραίτητο αρκετά "τέλος, αν" για να καλύψει όλες.