χρειάζονται βοήθεια για να κατανοήσουν διαφ / σύγκριση betw C & Verilog

[kalpana.aravind]

Γεια σου Όλα, θα ήθελα να ξέρω τη διαφορά μεταξύ του προγραμματισμού C και Verilog. Ποιες είναι οι συγκρίσεις μπορούν να γίνουν μεταξύ των δύο. Interms των λειτουργιών / σύνταξης ή με την εξέταση άλλων χαρακτηριστικών. παρακαλώ γράψτε τη σύγκριση / διαφορά μεταξύ αυτών των δύο Χάρη γλώσσες προγραμματισμού & Regards, Kalpana

 

[eltonjohn]

και οι δύο γλώσσες έχουν ισοδύναμο syntax.Verilog σχεδιάστηκε χρησιμοποιώντας τη γλώσσα C ως sytaxic μοντέλο. Ωστόσο, η μεγάλη διαφορά είναι ότι η γλώσσα C είναι μια διαδοχική γλώσσα και Verilog είναι μια παράλληλη γλώσσα περιγραφής υλικού ... ενός περιγράφει τις πράξεις για το άλλο στο χρόνο .. Η άλλη εκφράζει επίσης τη σύνδεση των μονάδων .. Έτσι για να συγκριθούν τα δύο πράγματα που προορίζονται να χρησιμοποιηθούν σε πολύ διαφορετικές domaines είναι δύσκολο .. όπως ποια είναι η διαφορά μεταξύ ενός pinaple και ένα μήλο ..

 

[maks10]

Συμφωνώ ότι η έννοια του χρόνου υπάρχει σε Verilog. Αλλά δεν είναι ότι μπορούμε να έχουμε καθυστερήσεις σε γλώσσα C μπορεί να είναι από την εκτέλεση ενός βρόχου μηδενική. Γιατί ακριβώς η HDL που απαιτούνται; .. ne μια απάντηση pls ...

 

[gharuda]

Στην επεξεργασία των δεδομένων στο γ ενδιαφερόμενους, γ δεν περιγράφει για μέρος του υλικού. Στη ροή Verilog δεδομένα, η λογική χρησιμοποιείται για τον έλεγχο και να μεταφράσει το σχέδιο σε σχηματική ciruit με τη διασύνδεση μεταξύ των πυλών.

 

[cheelgo]

να είναι πιο αναλυτικά, θα μπορούσε να γ μοντελοποίηση μόνο υψηλότερο επίπεδο - από τα στοιχεία σκοπιά της επεξεργασίας. Verilog προσπαθούν να περιγράψουν την εφαρμογή του κυκλώματος, το χρονοδιάγραμμα, θεωρούνται ταυτόχρονα. αλλά προς το παρόν, SystemC πρόκειται να συγχωνευθούν το χάσμα. θα δούμε.