υπάρχει τρόπος να χρησιμοποιήσετε DLL σε VHDL

[mitaka]

Πώς μπορώ να χρησιμοποιήσω DLL (Delay-Locked Loop) σε VHDL σχεδιασμού για Virtex-E
διπλής εισόδου σε ρολόι

 

[ch_wen]

Γιατί δεν θα πάρει κάποιο χρόνο για να το βρείτε από Γλώσσας Templates στην ISE Διαχείριση Έργου;- DLL 2X και 4X Παράδειγμα
--
IEEE βιβλιοθήκη?
χρήση ieee.std_logic_1164.all?
unisim βιβλιοθήκη?
χρήση unisim.vcomponents.all?

οντότητα dll_standard είναι
λιμένα (CLKIN: σε std_logic?
RESET: σε std_logic?
CLK2X: out std_logic?
CLK4X: out std_logic?
LOCKED: out std_logic)?
τέλος dll_standard?

αρχιτεκτονική των διαρθρωτικών dll_standard είναι

σήμα CLKIN_w, RESET_w, CLK2X_dll, CLK2X_g, CLK4X_dll, CLK4X_g: std_logic?
σήμα LOCKED2X, LOCKED2X_delay, RESET4X, LOCKED4X_dll: std_logic?
σήμα logic1: std_logic?

αρχίζω

logic1 <='1 '?

clkpad: IBUFG λιμάνι χάρτη (Ι => CLKIN, O => CLKIN_w)?
rstpad: IBUF λιμάνι χάρτη (Ι => RESET, O => RESET_w)?

dll2x: CLKDLL λιμάνι χάρτη (CLKIN => CLKIN_w, CLKFB => CLK2X_g, RST => RESET_w,
CLK0 => ανοικτή, CLK90 => ανοικτή, CLK180 => ανοικτή, CLK270 => ανοικτή,
CLK2X => CLK2X_dll, CLKDV => ανοικτή, LOCKED => LOCKED2X)?

clk2xg: BUFG λιμάνι χάρτη (Ι => CLK2X_dll, O => CLK2X_g)?

rstsrl: SRL16 λιμάνι χάρτη (D => LOCKED2X, CLK => CLK2X_g, Q => LOCKED2X_delay,
A3 => logic1, Α2 => logic1, A1 => logic1, A0 => logic1)?

RESET4X <= δεν LOCKED2X_delay?

dll4x: CLKDLL λιμάνι χάρτη (CLKIN => CLK2X_g, CLKFB => CLK4X_g, RST => RESET4X,
CLK0 => ανοικτή, CLK90 => ανοικτή, CLK180 => ανοικτή, CLK270 => ανοικτή,
CLK2X => CLK4X_dll, CLKDV => ανοικτή, LOCKED => LOCKED4X_dll)?clk4xg: BUFG λιμάνι χάρτη (Ι => CLK4X_dll, O => CLK4X_g)?
lckpad: OBUF λιμάνι χάρτη (Ι => LOCKED4X_dll, O => LOCKED)?

CLK2X <= CLK2X_g?
CLK4X <= CLK4X_g?

τέλος διαρθρωτικές?