σχεδιασμού ADPLL στο FPGA

[jadedfox]

ποια είναι η σειρά κλειδώματος που μπορεί να achievd στην εφαρμογή μιας ADPLL σε ένα FPGA;

 

[mmarco76]

Εάν το σχέδιο αυτό εξαρτάται πραγματικά από εσάς.
Θέλω να πω έχω ένα στόχο για τα σήματα που κλειδώνει από 1MHz να 5MHz, αλλά πραγματικά εξαρτάται από σύγκρισης σας και το μέγεθος του μετρητές, εξάλλου, επίσης, η Υπαξιωματικών έχει αυτό είναι σημαντικό και, βεβαίως, η CLK που θα χρησιμοποιήσετε για να κάνει όλο αυτό το έργο.

Έχετε να σκεφτούμε τι είναι προδιαγραφή σας και στη συνέχεια σχέδιο πώς να ξεκινήσει.

 

[jadedfox]

mmarco76 έγραψε:

Εάν το σχέδιο αυτό εξαρτάται πραγματικά από εσάς.

Θέλω να πω έχω ένα στόχο για τα σήματα που κλειδώνει από 1MHz να 5MHz, αλλά πραγματικά εξαρτάται από σύγκρισης σας και το μέγεθος του μετρητές, εξάλλου, επίσης, η Υπαξιωματικών έχει αυτό είναι σημαντικό και, βεβαίως, η CLK που θα χρησιμοποιήσετε για να κάνει όλο αυτό το έργο.Έχετε να σκεφτούμε τι είναι προδιαγραφή σας και στη συνέχεια σχέδιο πώς να ξεκινήσει.