πώς να σχεδιάσουν μια χαμηλής ρολόι jitter για Data Converter;

[xdunicorn]

Data Converter μου είναι AD9863. ADC ρολόι μου δείγμα souced από FPGA. Το ρολόι του δείγματος από το FPGA δεν είναι καθαρό. Το δείγμα ADC frequecy ρολόι 15Mhz.I διαπιστώσετε ότι θόρυβοι έχουν ενταχθεί στο σύστημα μου. Έχω κάποια προβλήματα που αφορούν το ρολόι. Το ρολόι δείγμα μπορεί να προέρχονται από FPGA; Αν όχι, πώς μπορώ να κάνω; Ευχαριστώ πολύ.

 

[eda4you]

πρώτη θέση του ταλαντωτή όσο πιο κοντά στο μετατροπέα, όπως μπορείτε, ώστε να αποφευχθεί η EMC σύζευξης όπως επίσης όλο και πιο jitter στις ακίδες εισόδου CLK. jitter στο FPGA μην ανησυχείτε ως εκ τούτου το FPGA μπορεί να είναι πιο μακριά από τα κρυστάλλινα oszi, αλλά ακόμα και να μην πολύ -> αλλιώς θα έχετε ακόμη περισσότερα προβλήματα. Ξεχωριστή το έδαφος και την παροχή σε αυτούς ξεχωριστά. Συνδέστε το AGND και DGND σε έδαφος αστέρι σύστημα πολύ κοντά στην παροχή ηλεκτρικού ρεύματος. Δεν ξέρω τι Fs σας, αλλά μπορώ να θυμηθώ αυτή ADC είναι σε θέση να έχουν 12bit @ 80MSPS -> Ως εκ τούτου πρέπει να έχετε jitter του κρυστάλλου ταλαντωτής τόσο χαμηλά όσο 1ps -> το οποίο είναι defenitely πολύ χαμηλή! Ρίξτε μια καλή ταλαντωτή κρυστάλλου ως τέτοια Wenzel von Associates έχει jitter rms παρακάτω 0.5ps. Ελπίζω θα μπορούσε να βοηθήσει.

 

[chinara]

Ένας άλλος σημαντικός παράγοντας θα πρέπει να προσέξετε είναι η δύναμη. Η επικάλυψη του θορύβου του ρεύματος θα προσθέσει jitter. Έτσι, προσθέστε πυκνωτή μεταξύ τη δύναμη και την καρφίτσα του εδάφους, και να καταστεί το επίπεδο τροφοδοσίας και επίπεδο γείωσης, όσο πλησιέστερα προς αυτά possibl. Θα ήταν χρήσιμο να καταστείλει το θόρυβο με την προσθήκη prectect έδαφος δίπλα από το ίχνος ρολόι. Ίσως επίσης θα πρέπει να βρει την πηγή του θορύβου, ή είναι δύσκολο να καταστείλει το θόρυβο εντελώς.

 

[elcielo]

http://www.edaboard.com/viewtopic.php?t=63602&highlight =