πώς να γράψει Verilog για την επιλογή μέρος του λεωφορείου

[jfzhan]

ναι.Νομίζω ότι μόνο η δεύτερη μέθοδος είναι μια καλή μέθοδος.

 

[jfzhan]

Λυπάμαι!Το μόνο που θέλω να ξέρω πώς να το γράψετε σε Verilog!

 

[BrownBear]

Πιστεύω ότι ο βέλτιστος τρόπος είναι

πάντα @ (μήκος ή Α) αρχίζει
περίπτωση (μήκος)
0: B [0:15] = A [0:15]?
1: B [0:15] = A [1:15]?
2: B [0:15] = A [2:15]?
...
15: B [0:15] = A [15:30]?
endcase
τέλος

 

[feel_on_on]

δεν, u κάνουν ένα λάθος!

 

[aji_vlsi]

Γεια σου,
Δεν σε απλή Verilog.Αλλά σε SystemVerilog, μπορείτε να κάνετε:

Κωδικός:αντιστοιχίσετε B [0:15] = A [s_point : 15]?

 

[jfzhan]

Αγαπητέ όλους,

Υπάρχουν Ένα λεωφορείο [0:100], B [0:15], και το μήκος μητρώο [3:0].
Το μήκος μητρώο μπορεί να οριστεί από το χρήστη.
Εάν το μήκος = 0, B [0:15] = A [0:15],
Εάν το μήκος = 1, το B [0:15] = A [1:16],
Εάν το μήκος = 2, το B [0:15] = A [2:17],
Εάν το μήκος = 3, το B [0:15] = A [3:18], και ούτω καθεξής.

μπορώ να γράψω όπως αυτό,
αντιστοιχίσετε s_point = μήκος?
αντιστοιχίσετε e_point = μήκος 15?
αντιστοιχίσετε B [0:15] = A [s_point: e_point]?

Η καλύτερη μέθοδος είναι η ακόλουθη μέθοδος;

πάντα @ (μήκος ή Α) αρχίζει
περίπτωση (μήκος)
0: B [0:15] = A [0:15]?
1: B [0:15] = A [1:15]?
2: B [0:15] = A [2:15]?
...
15: B [0:15] = A [15:30]?
endcase
τέλος

Έχει υπάρχει καμία καλή μέθοδο για να γράψετε;;

Thanks!