πρόβλημα του σχεδιασμού του μετατροπέα υστέρηση!

[gdhp]

Hi όλα, είμαι σχεδιασμό ενός μετατροπέα υστέρηση. Η δομή αποτελείται από τρία μετατροπέα. Η δύναμη είναι 3.3V. Το πάνω και κάτω τάση σκανδαλισμού είναι περίπου 0.5V και 1.1V. Μπορεί κάποιος να δώσει μερικές προτάσεις σχετικά με την τροποποίηση του volage σκανδαλισμού; και μπορεί να δώσει κάποιες μερικές materestrials; Σας ευχαριστούμε!

 

[gdhp]

καμία απάντηση;

 

[sunking]

ρυθμίσετε το W / L για το I2 και I4

 

[gdhp]

hi Sunking μπορεί να σας το εξηγήσω με λεπτομέρεια; ευχαριστώ!

 

[sunking]

μπορείτε να προσομοιώσετε το σχηματικό με είσοδο DC (in) οικόπεδο Ι1 εισόδου και Vout. δώσουν προσοχή στην τάση μεταφορά του I3 I5 και I2 I4 είναι η διαφορά

 

[gdhp]

πρώτη σας ευχαριστώ Sunking έχω κάνει το simulation.and έχουν προσαρμόσει το κύκλωμα για να πάρει την τάση σκανδάλη. αλλά η κυματομορφή της εξόδου είναι πολύ κακή και η καθυστέρηση είναι μεγάλη. έτσι μπορείτε να μου πείτε πώς να ελαχιστοποιηθεί η καθυστέρηση; τι τον έλεγχο του χρόνου καθυστέρησης; έχουν κάποια οποιοδήποτε υλικό σχετικά με το μετατροπέα histeresis;

 

[vale]

hi gdhp την εναλλαγή τάσης κατώφλι μιας inv καθορίζεται από το kn / kp του NMOS και ΟΔΣ FET. όταν έξω είναι 1, I2 είναι μακριά και Ι4 είναι σε λειτουργία και παράλληλα να I5? όταν έξω είναι 0, Ι4 είναι μακριά και I2 είναι σε λειτουργία και παράλληλα να I3. Οι τιμές των kn / kp σε αυτές τις συνθήκες 2 είναι διαφορετικές, έτσι το έναυσμα τάσεις. Ανατρέξτε στην Ενότητα CMOS Schmitt ενεργοποίησης rabaey είναι «ψηφιακά ολοκληρωμένα κυκλώματα» για τη λεπτομέρεια. να μειωθεί η καθυστέρηση, κάνει το W / L των τρανζίστορ μεγαλύτερο.

 

[gdhp]

hi κοιλάδα Νομίζω ότι η καθυστέρηση δεν καθορίζεται μόνο από w / l. επειδή στο μετατροπέα histeresis, υπάρχει μια ανατροφοδότηση. οποιαδήποτε πρόταση;

 

[vale]

που είναι θετικά σχόλια έλεγχο τάσης μεταγωγής σημείο, που δεν σχετίζονται με καθυστέρηση. Ποια είναι τα W / L αξίες της L2 inverter;

 

[gdhp]

hi κοιλάδα του W / L είναι 2/0.34 και 6/0.34 του L2 μετατροπέα. Στο κύκλωμα μου, η καθυστέρηση είναι περίπου 2-4ns, είναι πολύ μεγάλο για να requiment μου. Αλλά αν μπορώ να αυξήσω το W / L, το ρεύμα είναι επίσης μεγάλο, δεν είναι επιθυμία μου. γι 'αυτό είμαι μπερδεμένος! [Size = 2] [color = # 999999] Προστέθηκε μετά από 22 λεπτά: [/color] [/size] Νομίζω ότι το WL του L2 είναι είναι πάρα πολύ μεγάλο ευχαριστώ Vale!

 

[vale]

προσπαθούν να μειώσουν περιοχές πύλη του FETs στο L2. Μπορεί να είναι ένα βαρύ φορτίο καπάκι του προηγούμενου μετατροπέα. αναφερθεί ξανά στο βιβλίο rabaey για τη βελτιστοποίηση κλιμάκωση μετατροπείς

[color = # 999999] Προστέθηκε μετά από 22 λεπτά:!! [/Color] [/size] Νομίζω ότι το WL του L2 είναι είναι πάρα πολύ μεγάλο ευχαριστώ Vale

 

[fantaci]

Τι λέτε για μείωση της lenth όλων των τρανζίστορ; Μήπως μπορείτε να το δοκιμάσετε;