V
vahidkh6222
Guest
γεια,
Έχω γράψει ένα testbench για VHDL κωδικό μου με TEXTIO, και τώρα είμαι πολύ περίεργη να επιχειρήσετε πρόβλημα ....
σε VHDL κώδικα μου, θ instantiated ένα στοιχείο δύο φορές με διαφορετικές θύρες εισόδου: Σστις και Qin.
για δοκιμή δίνω την ίδια σειρά των εισροών και για τις δύο λιμάνια, και αποτελεί έκπληξη βλέπω διαφορετικά αποτελέσματα από αυτή δύο "ακριβώς το ίδιο" μονάδες!!
i dont ξέρει τι να κάνει ....όταν κάνω τα ίδια πράγματα με ISEgenerated κυματομορφή testbench, παίρνω αλήθεια αποτελέσματα αλλά με TEXTIO παραλείψει ....
Έχω γράψει ένα testbench για VHDL κωδικό μου με TEXTIO, και τώρα είμαι πολύ περίεργη να επιχειρήσετε πρόβλημα ....
σε VHDL κώδικα μου, θ instantiated ένα στοιχείο δύο φορές με διαφορετικές θύρες εισόδου: Σστις και Qin.
για δοκιμή δίνω την ίδια σειρά των εισροών και για τις δύο λιμάνια, και αποτελεί έκπληξη βλέπω διαφορετικά αποτελέσματα από αυτή δύο "ακριβώς το ίδιο" μονάδες!!
i dont ξέρει τι να κάνει ....όταν κάνω τα ίδια πράγματα με ISEgenerated κυματομορφή testbench, παίρνω αλήθεια αποτελέσματα αλλά με TEXTIO παραλείψει ....