ολοκληρωτή πρόβλημα κορεσμού

[finerain22]

Είμαι νέος ελθόντα να Σίγμα-Δέλτα διαμορφωτή. Τώρα εργάζεται για δύο Για SDM, ENOB = 13bit Fist κάνω ιδανική προσομοίωση σε Matlab, και να βρει την ταλάντευση εξόδου του ολοκληρωτή είναι-3v ~ 3 κατά, όμως, είναι 3.3V τρανζίστορ που χρησιμοποιούνται στο σχεδιασμό μας, αυτό σημαίνει το σχεδιασμό σε Matlab είναι ακατάλληλη, έχω να επιλέξετε ένα άλλο σύνολο των συντελεστών; Ένα άλλο θέμα, στο βιβλίο Intorductio να Σίγμα-Δέλτα Ρυθμιστές (Schreier), υπάρχει μια discribs κυκλώματα παράδειγμα chaper. Ο συγγραφέας είπε για το βιβλίο, λόγω της προσομοίωσης σε Matlab μόνο χρησιμοποιήσετε ένα ως μονάδα, ο σχεδιαστής να κάνει κάποια μετατροπή από unitless μορφή στην πραγματική τάση. Μήπως αυτό κλιμάκωση ή απομαλοποίησης θα επηρεάσει την ολοκληρωτής ταλάντευση εξόδου; και γιατί;

 

[finerain22]

Μετά scalling τάση, την ταλάντευση εξόδου του ολοκληρωτή σε SDM χρησιμοποιώντας Verilog-ένα μοντέλο είναι διαφορετικό από το μοντέλο SDM χρησιμοποιώντας Matlab μοντέλο, πώς θα συμβεί αυτό;

 

[ShaunZ]

Αυτό εξαρτάται από Verilog-α σας μοντέλο. Οι περισσότεροι op-amp πρότυπα λαμβάνουν nonideal παράγοντες, όπως ο κορεσμός offset, κλπ υπόψη, ενώ matlab μοντέλα ζήτημα αφορά μόνο τα μαθηματικά.

 

[finerain22]

Αυτό εξαρτάται από Verilog σας -ένα μοντέλο. Οι περισσότεροι op-amp πρότυπα λαμβάνουν nonideal παράγοντες, όπως ο κορεσμός offset, κλπ υπόψη, ενώ matlab μοντέλα ζήτημα αφορά μόνο τα μαθηματικά.

Στο Verilog-ένα μοντέλο, τη χρήση τάσης-ελέγχου-πηγή τάσης με το μοντέλο του τελεστικών, η κέρδος είναι το 2000, αντισταθμίζεται και ο κορεσμός δεν ανησυχούν. Ο χρόνος προσομοίωσης είναι μεγάλη, λόγω της accumalted σφάλματος είναι τόσο μεγάλος, ώστε η Verilog-ένα μοντέλο δείχνει μια diffence από το μοντέλο matlab. Αυτό ίσως το σημείο. Ευχαριστώ για την απάντησή σας.