νέα για την HDL και θέλω ένα εργαλείο για να μετατρέψετε ΗΠΜ να Verilog ή VHDL

[zaid1975]

Γεια λαοί Είμαι νέος σε αυτό το φόρουμ, αλλά και νέοι στον κόσμο της HDL, θα θέσει το ερώτημα μου στην εύκολη μορφή Έχω ένα πρόγραμμα που δημιουργεί ένα είδος ΗΠΜ, αλλά με ένα επιπλέον χαρακτηριστικό, όπως για τις μεταβάσεις που σας επιτρέπει να έχετε ένα σύνολο των εισόδων / εξόδων και είναι μη ντετερμινιστική (δηλαδή μπορεί να έχει το ίδιο transtion πηγαίνει από την ίδια κατάσταση σε διαφορετικά κράτη), και έχω πεθάνει για να βρείτε ένα πάρα πολύ που μετατρέπουν αυτό το ΗΠΜ για τη συμπεριφορά Verilog ή VHDL ακόμη. Οποιεσδήποτε προτάσεις ή τις σημειώσεις είναι περισσότερο από ευπρόσδεκτη. Cheers, Zaid

 

[snehanidhi]

Χρησιμοποιήστε δήλωση με την περίπτωση, αν else.Case δήλωση για τον προσδιορισμό του ΗΠΜ και αν τα κράτη άλλο για να πραγματοποιήσετε εναλλαγή μεταξύ βιβλίο states.Any VHDL μπορούν να καθοδηγήσουν you.I προτείνουμε VHDL από Ashendan (δεν είναι σίγουρος για την ορθογραφία)

 

[zaid1975]

[QUOTE = snehanidhi? 960586] Χρήση περίπτωση δήλωση με δήλωση else.Case αν για τον προσδιορισμό του ΗΠΜ και αν τα κράτη άλλο για να πραγματοποιήσετε εναλλαγή μεταξύ βιβλίο states.Any VHDL μπορούν να καθοδηγήσουν you.I προτείνουμε VHDL από Ashendan (δεν είναι σίγουρος για την ορθογραφία) [/ QUOTE ] Ευχαριστώ για την απάντησή σας, αλλά μην νομίζετε ότι δεν υπάρχει κανένα πρόβλημα όσον αφορά τις πολλαπλές I / O για την ίδια μετάβαση εκείνες I / O θεωρούνται από την σύγχρονη (εντός του ίδιου κύκλου ρολογιού). εβίβα

 

[sam33r]

Είναι σε σας για να κρατήσει το πολλαπλάσιο I / P και O / P για να είναι σύγχρονη ή ασύγχρονη. Σε verilog π.χ. για πάντα @ (posedge CLK) current_state

 

[vlsi_whiz]

Αν ψάχνετε για ένα εργαλείο που μετατρέπει ΣΔΑΤ σε Verilog / VHDL, μπορείτε να δοκιμάσετε το εργαλείο StateCAD. Θα χρησιμοποιηθεί για να συνδυαστεί μαζί με το Xilinx ISE 8/9 εκδόσεις, αλλά έχει πέσει κάτω από τις πιο πρόσφατες εκδόσεις. Θα μπορούσατε να δοκιμάσετε googling για StateCAD και να δείτε αν μπορείτε να πάρετε για να κατεβάσετε τις παλαιότερες εκδόσεις. Είναι ένα πολύ καλό εργαλείο για ΣΔΑΤ μπορεί να δώσει παραγωγή τόσο VHDL και Verilog και έχει κάποιες τεχνικές βελτιστοποίησης, καθώς και στυλ ΗΠΜ.

 

[zaid1975]

Ευχαριστώ για όλες τις απαντήσεις σας. Είχα μια ματιά στο STATECAD αλλά δεν είμαι σίγουρος αν δέχεται πολλαπλές I / O για την ίδια μετάβαση, και, επίσης, φαίνεται ότι θα πρέπει να επιστήσει την ΗΠΜ και έτσι δεν υπάρχει δυνατότητα ανάγνωσης του ΗΠΜ ως αρχείο DOT ή οποιαδήποτε άλλη επέκταση. Εβίβα

 

[FvM]

Είναι η πρώτη φορά που σας αναφέρω DOT μορφή αρχείου στη θέση σας. Πιστεύετε, ότι υπάρχει μια σαφής ξεκάθαρη εκπροσώπηση του ΗΠΜ σε μια περιγραφή DOT; Κλασική συστήματα ΗΠΜ αναλαμβάνουν ότι η έξοδος μπορεί να αποκωδικοποιηθεί πλήρως από τα κράτη. Ρύθμιση εξόδου στις μεταβάσεις (και τη διατήρησή τους σε όλα τα κράτη, εάν το χαρακτηριστικό πρέπει να έχει καμία σημασία) περιλαμβάνει επιπλέον μητρώα ή ασφάλειες. Ως αποτέλεσμα, το συνολικό σύστημα έχει περισσότερες καταστάσεις από τις παραστάσεις απαρίθμησης ΗΠΜ κατάσταση, η οποία συνήθως είναι ανεπιθύμητη στον τρόπο ΗΠΜ σκέψης. Αυστηρά μιλήσει, αυτό συνεπάγεται ένα βήμα προς πολλαπλές συνδυασμό ΣΔΑΤ.

 

[zaid1975]

Ευχαριστώ και πάλι για τις απαντήσεις σας, θα το κάνω παράδειγμα μου εδώ και εκτιμώ τις προτάσεις σας. 1. Υπάρχουν 4 κράτη (1,2,3,4) 2. δύο είσοδοι (R, Dx). 3. δύο εξόδους (ϋ, Rx). 4. οι μεταβάσεις έχουν ως εξής: 1 -> 2: R, Rx 2 -> 3: Dx 1 -> 3: R Rx Dx 3 -> 4: Rx 3 -> 1: Rx Dx D 4 -> 1: Dx D ξανά όλα τα εισόδου / εξόδου που εμφανίζονται στις ίδιες μεταβάσεις υποτίθεται ότι είναι σύγχρονη (μέσα σε ένα κύκλο ρολογιού). Περιμένω τις προτάσεις σας. Εβίβα

 

[FvM]

Η έννοια της σύνταξης εισόδου / εξόδου δεν είναι προφανές για μένα.

 

[zaid1975]

[QUOTE = FvM? 961073]. Η έννοια της σύνταξης εισόδου / εξόδου δεν είναι προφανές για μένα [/quote] σημαίνει ότι υπάρχουν ορισμένα γεγονότα εισόδου και / ή εξόδου πρέπει να συμβεί για να προχωρήσουμε στην επόμενη κατάσταση, όπως στο παράδειγμά μου, θα περάσουμε από μέλος1 στην επόμενη κατάσταση (μέλος2), εάν έχετε ενεργό συμβολή "R" και την ενεργό παραγωγή "Rx". Εβίβα

 

[FvM]

Εκχώρηση εισόδου ένα έναυσμα για τη μετάβαση δεν είναι το πρόβλημα, αλλά πώς ορίζουν την έξοδο; Εννοείτε, ότι η ενεργός παραγωγή αντιστοιχίζεται στην κατάσταση στόχου και όχι το μεταβατικών;

 

[zaid1975]

Λοιπόν η έξοδος συνδέεται με τη μετάβαση, αλλά εκείνα τα γεγονότα (R, Rx) έχει τόσο να είναι ενεργό για να έχουν τη μετάβαση από κατάσταση 1 έως μέλος2.

 

[FvM]

Λοιπόν η έξοδος συνδέεται με τη μετάβαση, αλλά τα γεγονότα αυτά (R, Rx) έχει και τα δύο να είναι ενεργό για να έχουν τη μετάβαση από κατάσταση 1 έως μέλος2.

Συγνώμη, είναι ακόμα ασαφές. Λέτε, η έξοδος των ΗΠΜ χρησιμεύει ως προϋπόθεση για τη μετάβαση. Αλλά πώς αυτή η έξοδος που παράγεται; Εξαρτάται από τα κράτη μόνο (Moore FSM), τα κράτη και τις εισροές (Mealy FSM) ή μήπως να το κρατήσετε πρόσθετες πληροφορίες κατάστασης; Σκέφτηκα επίσης, το διάγραμμα δείχνει πώς οι εκροές που παράγονται. Αν ναι, η αντίστοιχη σύνταξη δεν είναι σαφής.

 

[zaid1975]

ευχαριστώ για την απάντησή σας. Τώρα, ας επιστρέψουμε στο προηγούμενο παράδειγμα μου: 1. Υπάρχουν 4 κράτη (1,2,3,4) 2. δύο είσοδοι (R, Dx). 3. δύο εξόδους (ϋ, Rx). 4. οι μεταβάσεις έχουν ως εξής: 1 -> 2: R, Rx 2 -> 3: Dx 1 -> 3: R Rx Dx 3 -> 4: Rx 3 -> 1: Rx Dx D 4 -> 1: Dx DI έχουν δύο ερωτήσεις τώρα 1. το πώς θα επιλυθεί η κατάσταση των 3 -> 4, καθώς υπάρχει μια έξοδο, αλλά δεν υπάρχει είσοδος ό, τι προτείνουμε εδώ για την κατάσταση του "αν" και t 2. αυτός είναι άλλο θέμα 2 -> 3 καθώς δεν υπάρχει είσοδος αλλά όχι έξοδος. Cheers,

 

[FvM]

Αναφέρθηκε προηγουμένως, ότι εν μέρει δεν κατανοούν τη «γλώσσα» της περιγραφής των ΗΠΜ σας. Τώρα είμαι κάτω από την εντύπωση, ότι θα το καταλάβουν ούτε.