λειτουργία ισοδύναμο σε Verilog για τη λειτουργία ΜΗΚΟΣ VHDL »;

[korgull]

Γεια σου,
Υπάρχει κάποιος τρόπος ή ισοδύναμη εντολή σε Verilog που κάνει το ίδιο πράγμα με τη λειτουργία ΜΗΚΟΣ »σε VHDL;Αν είμαι σωστά, η σύνταξη

Κωδικός:

Data'LENGTH

 

[boardlanguage]

Οχι, Verilog-2001 δεν έχει καμία ισοδύναμα για πολλά χαρακτηριστικά VHDL μέγεθος ( ',' αριστερά, «δεξιά,« υψηλή, «χαμηλή, κ.λπ.)
comes in...

... αλλά αυτό είναι όπου Systemverilog 1800-2005
προέρχεται in ..
Κωδικός:

$ size (Data)

 

[korgull]

boardlanguage έγραψε:

Οχι, Verilog-2001 δεν έχει καμία ισοδύναμα για πολλά χαρακτηριστικά VHDL μέγεθος ( ',' αριστερά, «δεξιά,« υψηλή, «χαμηλή, κ.λπ.)comes in...
... αλλά αυτό είναι όπου Systemverilog 1800-2005
προέρχεται in ..Κωδικός:

$ size (Data)

 

[boardlanguage]

Επειδή είναι νέα, Systemverilog δεν είναι τόσο ευρέως υποστηριζόμενη VHDL ή Verilog-2001.

Έχεις δίκιο - αυτή τη στιγμή, είναι ως επί το πλείστον χρησιμοποιείται για testbench / επαλήθευση.Αλλά υπάρχει ένα synthesizeable υποσύνολο των Systemverilog, έτσι ώστε να μπορεί να χρησιμοποιηθεί για νέα σχέδια.Altera qu (at) rtus-II 8.0, Synopsys Design Compiler, Cadence RTL Compiler μπορεί να συνθέσει Systemverilog RTL.(Νομίζω ότι άλλα εργαλεία, όπως Synplicity μπορεί να το κάνει, επίσης, αλλά Design Compiler είναι ίσως η καλύτερη αυτή τη στιγμή.)

Μια παλαιότερη μορφή PDF του προτύπου Systemverilog (3.1a) είναι διαθέσιμη από:
http://www.eda.org/sv

Όσο για τα βιβλία, υπήρξαν βιβλία δημοσιεύτηκε σε αυτό το φόρουμ και άλλα - ακριβώς κάνετε μια αναζήτηση και θα καταλήξουμε.

Τέλος πάντων ...αν πρέπει να μείνετε με Verilog, τότε δυστυχώς δεν υπάρχει άμεση ισοδύναμο για «μήκος.

(it works just like a VHDL generic
)

Μπορείτε να ταξινομήσετε εργασίας γύρω από ότι με τη χρήση μιας παραμέτρου
(λειτουργεί ακριβώς όπως μια γενική
VHDL)
Κωδικός:

παράμετρος ακέραιος DATA_W = 16?reg [DATA_W-1: 0] Data?/ / $ Size (Data) -> DATA_W