θέμα για το cmd "define_name_rules» της σύνθεσης.

[quan228228]

Θέλω να περιορίσει πρώτος χαρακτήρας '\\' στο όνομα των αντικειμένων ». Μέσω χρησιμοποίησα μετά την ονοματοδοσία κανόνα, το όνομα αντικείμενα έχουν ακόμα πρώτος χαρακτήρας '\\'. Γιατί; πώς να το resovle; define_name_rules Verilog-check_bus_indexing-επιτρέπεται {az 0-9 _ []} \\-remove_internal_net_bus \\-flatten_multi_dimension_busses \\-first_restricted "\\ _ 0-9" Tks vm! quan228228

 

[nanda_kishore]

δοκιμάστε να χρησιμοποιήσετε-περιορίζεται {\\} στην πρώτη γραμμή ίδια

 

[quan228228]

[Quote = nanda_kishore] δοκιμάστε να χρησιμοποιήσετε-περιορίζεται {\\} στην πρώτη γραμμή ίδια [/quote] ναι. Αυτή η επιλογή μπορεί να λειτουργήσει. Χάρη. Αλλά, γιατί δεν option'-first_restricted »λειτουργεί καλά; quan228228

 

[nanda_kishore]

Νομίζω ότι-first_restricted δεν θα πάει με την εντολή "define_name_rules Verilog" .. Δεν είμαι πολύ σίγουρος ότι με ... anyways .. δοκιμάστε «define_name_rules Verilog-βοήθειας" για περισσότερες επιλογές που πηγαίνει με αυτήν την εντολή ..

 

[quan228228]

το DC αναφορά σφάλματος: δεν μπορούμε να χρησιμοποιήσουμε το επιχείρημα «κλειστή» με την «επιτρέπονται». Τέλος πάντων, eventhough δεν είχα θέσει '\\' στη λίστα επιτρεπόμενων, αλλά το netlist εξακολουθεί να έχει καθαρό το όνομα έχει '\\'. Είναι τόσο παράξενο. Κάθε απάντηση ευπρόσδεκτη quan228228

 

[rameshsuthapalli]

Γεια σου, μπορεί να μπορείτε να χρησιμοποιήσετε τα δύο διαφορετική ονομασία κανόνα με τον περιορισμό επιλογή το ένα με το επιτρέπουν options.first ισχύουν περιορίζουν κανόνα και στη συνέχεια επέτρεψε rules.after ότι αν γράψουν το εργαλείο θα αφαιρέσει το "\\" από το σχεδιασμό σας. αφορά, ramesh.s