εύρεση crtitical διαδρομή στο συντίθεται Verilog κώδικα

[sudheerprasad]

Γεια σου, θέλω να μάθω στην πρώτη δεκάδα (μπορεί να διαφέρει) κρίσιμες διαδρομές στο σχεδιασμό μου, μπορεί να γίνει ενώ doin σύνθεση στο όραμα του σχεδιασμού ή πρέπει να πάρω την σύνθεση αρχείο Verilog και να χρησιμοποιεί κάθε άλλο εργαλείο Synopsys

 

[johanlo]

Ναι, μπορείτε να βρείτε κρίσιμες διαδρομές σας χρησιμοποιώντας Vision Design. Ελέγξτε το εγχειρίδιο σας για report_timing. report_timing-MAX_PATH 10 θα έκθεσης τα 10 χειρότερα μονοπάτια ανά ομάδα χρονοδιάγραμμα.

 

[firozjdang]

θα πρέπει να συνθέσουν το κύκλωμα και στη συνέχεια να βρείτε την πιο μεγάλη διαδρομή, ανάλογα με το χαλαρό ... πληρούνται ή αρνητικά .. και οι χρόνοι άφιξης των διαφ ff ...

 

[kujigaya]

μπορείτε να χρησιμοποιήσετε είτε το σχεδιασμό μεταγλωττιστή (DC) ή primetime (PT) σε σενάριο σύνθεση σας, γράψτε μια DDC netlist μορφή (έτσι ώστε οι περιορισμοί που ενσωματώνεται στο αρχείο DDC) μόλις τελειώσετε με τη σύνθεση και παράγεται το DDC αρχείο, διαβάστε είναι είτε σε DC ή PT. τότε κάνει μια report_timing nworst-10-max_paths 10. Αυτό θα δώσει στις 10 πρώτες κρίσιμες διαδρομές (με τη μεγαλύτερη αρνητική χαλαρό, ή με τη μικρότερη θετική χαλαρό εάν περνά το χρονοδιάγραμμα)

 

[sudheerprasad]

μπορούμε να findout τα μονοπάτια που έχουν το μέγιστο θετικό χαλαρό δηλαδή λιγότερη καθυστέρηση

 

[kujigaya]

Μπορείτε να πειραματιστείτε με-slack_greater_than δυνατότητα report_timing