δύο συνεχή διοχέτευση προβλήματα ADC

[lhlbluesky]

Έχω σχεδιάσει ένα 10 bit 1,5 bit ανά στάδιο διοχέτευσης, ADC, αλλά έχω κάποιες ερωτήσεις: 1 \\ όταν είναι σε γωνία TT, χρησιμοποιώ VDC πηγή να δοκιμάσει κάποια σημεία, αυτό λειτουργεί κατά βάση καλά? αλλά όταν στη γωνία ss, για την ίδια είσοδο , λόγω της αλλαγής του vref (vref + - vref-), το ψηφιακό κωδικό εξόδου είναι διαφορετικό, και να έχουν κάποια σφάλματα σχετικά με 0,4%? είναι ότι εντάξει; 2 \\ το ADC ανάγκες των κυττάρων καθυστέρηση να ευθυγραμμιστεί η παραγωγή όλων των σταδίων? Για το κελί καθυστέρηση (ασφάλεια), μπορώ να χρησιμοποιήσω τη δομή του transgate συν cross-σε συνδυασμό μετατροπείς inv1 και inv2, και το W / L της inv1 είναι τέσσερις φορές ότι inv1 ? ενώ στην γωνία TT, λειτουργεί καλά, θα μπορέσει να υλοποιήσει τη λειτουργία καθυστέρηση? αλλά σε ss coner, το χαμηλότερο κομμάτι του κάθε σταδίου δεν μπορεί να λειτουργήσει καλά, γιατί είναι το W / L της inv1 δεν είναι αρκετά μεγάλο σε σχέση με inv2;; ή άλλους λόγους; pls να μου δώσετε κάποιες συμβουλές σχετικά με τις δύο quesions. ευχαριστίες.

 

[gunturikishore]

Για πρώτη σας ερώτηση νομίζω ότι θα πρέπει να σκεφτούμε για το πρόβλημά σας σε επίπεδο συστήματος. Σχεδίασα μια 8-bit αγωγού ADC και έχω τα ίδια προβλήματα με την αλλαγή όσον αφορά στον κώδικα εξόδου. Όμως, η λειτουργία του συστήματος μου εξαρτάται από την σχετική αλλαγή κωδικού και όχι την απόλυτη τιμή του κώδικα. Γι 'αυτό και δεν μπορεί να αγνοήσει εύκολα αυτό το λάθος. ADC απόδοση είναι συχνά μιλήσει wrt με τη σχετική λάθη από ό, τι απόλυτη λάθη. Έτσι ώστε θα πρέπει να Okey κατά τη γνώμη μου, εκτός αν μέχρι INL σας και DNL είναι λιγότερο από ένα LSB.

 

[lhlbluesky]

οποιοδήποτε άλλο λόγο; pls.