διαίρεση ρολόι με VHDL;

[martur]

Γεια σας έχω ένα πρόβλημα με VHDL. Στην πραγματικότητα, wrot το testbench αρχείο για την προσομοίωση του σχεδιασμού μου. σε αυτό το αρχείο χρειάζεται να ορίσετε μια συγκεκριμένη τιμή σε ένα σήμα κατά τη διάρκεια συγκεκριμένου periode. γι 'αυτό χρησιμοποίησε την ακόλουθη έκφραση: CLK

 

[FvM]

Εάν το σχέδιο είναι αφιερωμένο στην πρόσφατη οικογένεια FPGA, θα χρησιμοποιούσατε ένα PLL πολλαπλασιαστή ρολογιού. Διαφορετικά, δεν υπάρχει κανένας καλός τρόπος. Καθυστερήσεις κυττάρων Logic μπορεί να χρησιμοποιηθεί, αλλά επηρεάζονται έντονα από τη διαδικασία, τάσης και της θερμοκρασίας ("PVT") παραλλαγές. Ή την προμήθεια παράγοντα 4 υψηλότερη συχνότητα ρολογιού.

 

[preet]

Αγαπητοί Marter, θα πρέπει να εφαρμόσουν την αντιμετώπιση των n bits, αν θέλετε να διαιρέσετε οποιαδήποτε ρολόι κατά 2 στην εξουσία το «ν». Αν έχετε specfic απαίτηση τη συχνότητα του να μου πει τις λεπτομέρειες της εισόδου συχνοτήτων, η συχνότητα εξόδου και «on» θεωρεί Preet

 

[alexan_e]

[QUOTE = preet? 910061] αν έχετε specfic απαίτηση τη συχνότητα του να μου πει τις λεπτομέρειες της εισόδου συχνοτήτων, η συχνότητα εξόδου και «on» [/quote] Το ΕΠ ήταν σαφής σχετικά με τις απαιτήσεις, που έχει ένα ρολόι με περίοδο 100ns (10MHz) και θέλει να χρησιμοποιήσει τις καθυστερήσεις των 25ns που είναι η περίοδος των 40MHz, έτσι ώστε FVM είπε ότι μπορεί να χρησιμοποιήσει είτε εσωτερικό πολλαπλασιαστή ρολογιού συχνότητα εάν υπάρχει, ή ένα εξωτερικό ρολόι των 40 MHz. Martur, υποθέτουμε ότι η 100ns CLK είναι σήμερα η κύρια (υψηλότερη) συχνότητα ρολογιού διαθέσιμες στο σύστημά σας και όχι ένα ρολόι το οποίο είναι ήδη διχασμένη. Alex

 

[TrickyDicky]

Αυτό είναι μόνο καλό, αν χρησιμοποιείτε το αποτέλεσμα αυτής της μετρητή ως ένα ρολόι επιτρέπουν στον τομέα ρολόι βάση σας. Είναι γενικά κακή πρακτική να χρησιμοποιούν την έξοδο από έναν μετρητή στο ρολόι άλλα μητρώα. Είναι πολύ ασφαλέστερο να χρησιμοποιήσετε ένα PLL

 

[preet]

Αγαπητοί TrickyDicky, plz επεξεργαστεί το σημείο σας με το παράδειγμα. Αυτό θα μου επιτρέψει να κατανοήσουμε καλύτερα. Regards, Preet

 

[TrickyDicky]

Ι dont έχει ένα παράδειγμα - μόνο άσχημα νέα του να χρησιμοποιήσει ένα μετρητή ως ένα ρολόι για άλλες συσκευές. Θα μπορούν να εργάζονται κατά περιόδους, αλλά μπορεί να γίνει αναξιόπιστη, χωρίς προειδοποίηση και επηρεάζεται από τη θερμοκρασία. Έτσι, αντί να το χρησιμοποιεί ως ένα ρολόι, χρήση ως ρολόι επιτρέπουν:

 cnt_proc: διαδικασία (CLK) αρχίσουν εάν rising_edge (CLK), στη συνέχεια, CNT

 

[preet]

Αγαπητοί TrickyDicky, πόσο μπορώ να διαιρέσετε με τη χρήση PLL Preet Regards

 

[TrickyDicky]

όσο το PPL θα επιτρέψει. Ανατρέξτε στην τεκμηρίωση για το συγκεκριμένο FPGA σας. Συνήθως, μπορείτε να πάρετε τίποτα από μερικά MHz έως 100s των MHz.

 

[jimmy_tag]

ελέγξτε ρολόι κωδικό μου διαχωριστικό: [url = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html] All About VHDL κώδικες, PCB Σχεδιασμός και AVR: VHDL κώδικα για Διαχωριστικό Ρολόι [/url]

 

[std_match]

Όταν clock_enable = '0' η διαδικασία θα κρατήσει κατάσταση είναι. Η δυνατότητα ρολόι παράγεται κανονικά από τον ίδιο ρολόι ως το κύκλωμα που χρησιμοποιεί. Με το ρολόι σας δίνει τη δυνατότητα να έχετε ένα ισχυρό σύστημα με πολλά διαφορετικά "ρολόγια" (ρολόι δίνει τη δυνατότητα). Είναι ισχυρή, διότι όλα είναι χρονισμένος από το ίδιο ρολόι.

 

[jimmy_tag]

Όταν clock_enable = '0' η διαδικασία θα κρατήσει κατάσταση είναι. Η δυνατότητα ρολόι παράγεται κανονικά από τον ίδιο ρολόι ως το κύκλωμα που χρησιμοποιεί. Με το ρολόι σας δίνει τη δυνατότητα να έχετε ένα ισχυρό σύστημα με πολλά διαφορετικά "ρολόγια" (ρολόι δίνει τη δυνατότητα). Είναι ισχυρή, διότι όλα είναι χρονισμένος από το ίδιο ρολόι.

Ο κώδικας στην ιστοσελίδα μου είναι synthesizable . Και δίνει το 100% της παραγωγής. Θα πρέπει να το δοκιμάσετε πρώτα. Και για το επιτρέψει ρολόι, u μπορεί να προσθέσει απευθείας σήμα στον κώδικα μου ..

 

[TrickyDicky]

[QUOTE = jimmy_tag? 912429] Ο κωδικός στο χώρο του ξενοδοχείου μου είναι synthesizable . Και δίνει το 100% της παραγωγής. Θα πρέπει να το δοκιμάσετε πρώτα. Και για το επιτρέψει ρολόι, u μπορεί να προσθέσει απευθείας σήμα σε κωδικό μου .. [/quote] Ακριβώς επειδή είναι synthesisable δεν σημαίνει μια καλή ιδέα του να διδάξει τους ανθρώπους που παράγει ρολόγια σε λογική είναι μια καλή ιδέα. Θα πρέπει να το τροποποιήσετε για να πει ότι "op" θα πρέπει να χρησιμοποιηθεί ως επιτρέψει σε οποιαδήποτε άλλη εσωτερική λογική και όχι ως ένα ρολόι.

 

[FvM]

Θα πρέπει να το τροποποιήσετε για να πει ότι "op" θα πρέπει να χρησιμοποιηθεί ως επιτρέψει σε οποιαδήποτε άλλη εσωτερική λογική και όχι ως ένα ρολόι

Αλλά δεν είναι σχεδιασμένο ως ένα κύκλο-υψηλής ρολόι επιτρέπουν όχι 50% κυματισμός κύκλος χωρίζεται ρολόι. Σε γενικές γραμμές, μπορώ να φανταστώ ορισμένες περιπτώσεις στις οποίες οι εν λόγω διαιρέτη ρολόι εξυπηρετεί το σκοπό αυτό, π.χ. δημιουργώντας μια εξωτερική έξοδος ρολόι για μια περιφερειακή συσκευή, αλλά όταν το ρολόι θα επιτρέψουν να προτιμηθούν. Υποθέτοντας, ότι δεν έχουν PLL για να δημιουργήσει ένα ρολόι με μηδενική καθυστέρηση, μπορεί να είναι απαραίτητο να χρησιμοποιήσετε το κακό διαιρείται λύση ρολόι για μια αργή τομέα ρολόι. Όμως, το κλείσιμο το χρονοδιάγραμμα του τομέα σήματα διέλευσης θα προσθέσει κάποια επιπλέον προσπάθεια σχεδιασμού. Ο τίτλος νήμα είναι κάπως παραπλανητικό από το δρόμο, επειδή η αρχική θέση ζητά πραγματικά πολλαπλασιασμό ρολόι και όχι διαίρεσης.