γραπτώς δοκιμών για modelsim

[wolfheart_2001]

γεια,

Αγόρασα ένα βιβλίο για VHDL, η δοκιμή
του πάγκου, η entity_architecture, πακέτα και πακέτα σώματος είναι όλα γραμμένα σε αυτό το βιβλίο, το πρόβλημα είναι

όταν γράφω το modelsim δοκιμής για πολλά από τα παραδείγματα του βιβλίου dont εργασίας

για παράδειγμα:

μια γραμμή σαν αυτή

ρολόι <= δεν ρολόι μετά 25ns?

dont εκτελεί στο modelsim i αντί να πληκτρολογήστε μια εντολή για να κάνουν το ρολόι αρχίζει για ένα χρονικό διάστημα

Πώς μπορώ να το διορθώσω αυτό;

 

[au_sun]

hi wolfheart,
από τα πράγματα και έχουν αναφερθεί, πιστεύω ότι θα πρέπει να γράψουν και σωστή και ορθή σύνταξη testbenches, ur testbench αν είναι σωστό και ακόμη και αν πάρετε το πρόβλημα

δώσει τον κώδικα και το ακριβές μήνυμα λάθους που εμφανίζεται από το modelsim,
επιτρέψτε μου να δω τι ακριβώς είναι το πρόβλημα;

 

[wolfheart_2001]

αυτά είναι τα αρχεία

ελέγχει.

 

[au_sun]

hi wolfheart,
Βρήκα ur κώδικας φαίνεται να είναι αλάνθαστο,
θ αλλάξει και την προστιθέμενη αξία του φορτίου και θα επιτρέψει στην τράπεζα δοκιμών σήματα,
Πήρα τιμές στην έξοδο του λιμένα "εξόδου",

ur κώδικα είναι ελεύθερη abolutely σφάλμα όταν
προσομοίωση με modelsim,
ur προσπαθήσω να προσθέσω
τις ακόλουθες τιμές
"περιμένετε 100 ns?

επιτρέψει <='1 '? "στη διαδικασία δήλωσης του αρχείου shifter_tb.vhd,
και επίσης να αλλάξετε την τιμή του "φορτίου" σε διαδικασία δήλωσης της shift_package.vhd
αρχείο και θα definitley εργασίας,

 

[omara007]

ur modelsim έλεγχο ..ίσως και να επιλέξει τις ρυθμίσεις για να δώσουν τον κωδικό σφάλματος, εάν δεν είναι synthesizable ..

 

[amraldo]

αν ρολόι του τύπου std_logic & αρχικοποιηθούν και δεν θα πάρετε ένα λάθος
ως προεπιλογή για std_logic είναι "U"
και δεν "U" = "U"

 

[wolfheart_2001]

ur δικαίωμα amraldo,

την προσομοίωση έργων πρόστιμο τώρα.

thax για όλους.