απλή αμφιβολία Verilog από Verilog αρχάριο

[srinpraveen]

Έχω μια λογική που συμβαίνει σε κάθε θετική ακμή ρολογιού. Θέλω να κάνω μια απλή δράση. Θα σας πω την κατάσταση. σηματοδοτούν μια πρέπει να είναι 0 για όσο διάστημα το σήμα b είναι 1. Πώς μπορώ να εφαρμόσω αυτό το Verilog κώδικα, εκτός από τη συμβατική, εάν συμβαίνει σε άλλα πάντα @ (posedge CLK ή negedge rst_n) για να το ελέγξετε αυτό; Υπάρχει κάποια Verilog κατασκευή (εννοώ synthesizable Verilog κατασκευή) υπάρχει σαν σήμα a = 0 έως το σήμα b = 1;

 

[tj.diego]

Δεν είμαι σίγουρος ότι κατάλαβα, αλλά ΔΕΝ πύλη θα μπορούσε να είναι για σας!

 

[srinpraveen]

Λοιπόν, εγώ θα σκέφτομαι ότι δεν έχει διατυπωθεί σωστά την ερώτησή μου. Θα σκεφτώ έναν τρόπο για να επαν-λέξη η ερώτησή μου. Θα είμαι πίσω σε αυτό το νήμα σε μια-δυο μέρες.

 

[mmp131316]

ένα

 

[srinpraveen]

Ναι το έκανε. Ευχαριστώ φίλε. (Ακριβώς ένα κομμάτι νέων σε Verilog φίλε ... έτσι κάνει κάποια ανόητα λάθη στη διαδικασία σκέψης: χαμόγελο