αντιστοίχιση ενός CLK με καθυστέρηση.

[ahmadagha23]

Γεια
Είμαι προσομοίωση VHDL κωδικούς μου από activhdl6.3.Σε ένα από τα στοιχεία που έχω ένα ρολόι σήμα arived από το λιμάνι εισόδου.Όταν μου ανατεθεί

ένα εσωτερικό ρολόι σήμα δεν οποιαδήποτε καθυστέρηση (clk <= inclk?) λειτουργεί αλλά όταν θα διατεθεί για εσωτερικό ρολόι με καθυστέρηση (clk <= inclk μετά από 30 ns?) το

εσωτερικό ρολόι (CLK) καθορίζεται με την αρχική αξία του.Ξέρεις το λόγο;
Πώς μπορώ να προσομοιώσουν την deskewing ανά συνιστώσα CLKDLL;
Χαιρετισμοί

 

[goshka]

Έχω παρόμοιο πρόβλημα με ενεργό HDL.

Η σαφής όλα τα δεδομένα που συγκεντρώνονται lib έργο manualy (view-> lib-manager).

Recompile έργου.

Πρόβλημα είναι αφαιρεθεί.

 

[rakko]

Αυτό ακούγεται σαν ένα setup ή κατέχουν πρόβλημα.Κατά κανόνα του αντίχειρα τα στοιχεία που πρέπει να φτάσει στο 1ο flip-flop πριν το ρολόι από τουλάχιστον ένα χρόνο εγκατάστασης του flip-flop.Αν πιέσετε το χέρι το ρολόι όταν πλέον είναι πολύ κοντά στην άκρη ή ακόμη και παρελθόν τα τρέχοντα δεδομένα, θα αποτύχει.Έχετε κάνει μια ανάλυση χρονοδιάγραμμα προς αυτή την κατεύθυνση για να δούμε τι καρύκευμα ή primetime νομίζει συμβαίνει;

Θα ήθελα να γράψω ένα συμπεριφοριστικό μοντέλο του DLL σας και να το χρησιμοποιήσετε σε προσομοίωση σας.Υπάρχουν πολλά έγγραφα σχετικά με το πώς να το κάνετε αυτό στο διαδίκτυο.DLL είναι πιο περίπλοκη από ό, τι ακριβώς πιέζοντας το ρολόι προς τα εμπρός.Για ένα είναι συνήθως μια δυναμική κυκλώματα με την ικανότητα να ρυθμίσετε το ρολόι και στα δύο κατεύθυνση σε σχέση με ορισμένες ρεύμα εισόδου .....