αδύναμη μηδέν σε Verilog

[vivek]

Γεια Πώς μπορώ να οδηγήσει ένα αδύναμη μηδέν σε Verilog; Στην VHDL μπορεί να γίνει εύκολα με std_logic. Επίσης, πώς θα είναι αυτό το αδύναμο μηδέν να πραγματοποιηθεί σε πραγματικό κύκλωμα;

 

[nand_gates]

Δώστε εδώ ur παράδειγμα VHDL για αδύναμη μηδέν. Θα γράψω ισοδύναμο Verilog για αυτό!

 

[vivek]

γεια σε VHDL αδύναμη μηδέν είναι μία από τις τιμές που μπορεί να ληφθεί από την std_logic τύπο δεδομένων. σε Verilog κανένα τέτοιο τύπο δεδομένων υπάρχει. τότε πώς μπορούμε να μοντέλο αδύναμη μηδέν;

 

[nand_gates]

Στην VHDL για ασθενή με 0 έχουμε whoes «H» αντίστοιχο ποσό σε Verilog είναι tri0

 

[power-twq]

αδύναμη μηδέν θα πραγματοποιηθεί από την αδυναμία των οδηγών, για παράδειγμα, στην TSMC libs, X4 ισχυρότερο κίνητρο, X1, X2, X3 μέτρια οδηγού. XL πιο αδύναμο οδηγό. [Quote = Vivek] hi Πώς μπορώ να οδηγήσει ένα αδύναμη μηδέν σε Verilog; Στην VHDL μπορεί να γίνει εύκολα με std_logic. Επίσης πώς θα είναι αυτό το αδύναμο μηδέν να πραγματοποιηθεί σε πραγματικό κύκλωμα; [/quote]

 

[AlexWan]

Γεια σου, power-twq Νομίζω ότι ίσως κάνετε λάθος. Η lib του X1, X2, X3 ... είναι μόνο για την ικανότητα οδήγησης. Σε κάθε lib διαδικασία, υπάρχουν μερικοί μαξιλάρι για την αδύναμη παραγωγή, όπως pull-up pads και τραβήξτε προς τα κάτω τα μαξιλάρια. Μπορείτε να ζητήσετε αυτές φύλλο δεδομένων από TSMC ή SIMC κλπ. Καλή Τύχη