έργο εξαγωγής από EDK να ΕΙΣΑΙ

[ehsan_iut]

Γεια σε όλους,
Ήθελα να εξάγουν το έργο μου από EDK να ISE.Μόλις εξαγωγή τους Verilog ενότητες, είναι ωραία.αλλά αν κάνω εξαγωγή VHDL ως τις ενότητες σε ΕΙΣΑΙ δεν ανιχνεύονται
(έχοντας; σήμα) και δείχνει ότι δεν υπάρχουν οι απαιτούμενες βιβλιοθήκες.
u μπορεί να με βοηθήσει να απαλλαγούμε από αυτό το πρόβλημα, όπως προτιμώ να συνεργαστεί με VHDL;

 

[shawndaking]

δεν πρέπει να σας ενοχλεί ότι βάζουν το ερωτηματικό, μπορείτε να εκτελέσετε έτσι κι αλλιώς

 

[kavitha_bonthu]

έκανε προσθέσετε processor_stub.vhd αρχείο;;

 

[ehsan_iut]

Ναι, αλλά τα αρχεία που έληξε με περιτύλιγμα (υπο-ενότητες) δεν αναγνωρίζονται.