Χρονοδιάγραμμα εργασιών σε ένα ADC

[cfreng2]

Γεια χαρά σε όλους, Μπορεί κάποιος να με βοηθήσει να λύσει αυτό το πρόβλημα; ή τουλάχιστον να μου δώσει τα πάντα για να διαβάσετε αυτό θα μπορούσε να με βοηθήσει να απαντήσει σε αυτό το πρόβλημα. Εδώ είναι: Μια σύγχρονη μικτού σήματος chip σχεδιασμένο για να λειτουργεί στα 750 MHz έχει την ίδια πηγή ρολόι, αλλά ανεξάρτητα δέντρα ρολόι για το A / D μετατροπέα baseband (ADC) και ψηφιακό επεξεργαστή σήματος. Και οι δύο καθυστερήσεις εισαγωγής ρολόι δέντρο εξαρτώνται από τις συνθήκες λειτουργίας. ADC καθυστέρηση εισαγωγής ρολόι είναι 1.2ns ± 0.1ns, και το ψηφιακό ρολόι δέντρο καθυστέρηση εισαγωγής είναι 1.5ns ± 0.1ns. Επιπλέον, η τοπική ασυμμετρία των δύο ρολόγια είναι ± 70ps. Το μητρώο εξόδου ADC και η λήψη flip-flop για την ψηφιακή πλευρά είναι άκρη-ενεργοποιείται και έχουν χρόνους εγκατάστασης των 70ps, το ρολόι-να-εξόδου καθυστερήσεις 150PS και 100PS φορές αναμονή. Να εξάγετε τις ελάχιστες και μέγιστες καθυστερήσεις λογική για το μπλοκ της συνδυαστικής λογικής μεταξύ των μητρώων ADC και flip-flops στην ψηφιακή πλευρά.

 

[shiv_emf]

ενδιαφέρουσα ερώτηση. μόνο απάντηση να ακολουθήσουν αυτό το νήμα. όπου u δεν βρείτε αυτό το ζήτημα;

 

[cfreng2]

Αυτό είναι ένα πρόβλημα σε ένα σπίτι από το Μπέρκλεϊ. Ψάχνω για ένα σχηματικό για τη σύγχρονη μικτή τσιπ σήμα αλλά δεν το έχω βρει ακόμα.