Χαρτογράφηση Problem

B

badaseshi

Guest
Hello All,
Έχω ένα υποκατάστατο μπλοκ στο σχεδιασμό μου, όπου είναι 128 bit δεδομένα αντικαθίστανται από άλλα στοιχεία 128 bit.Έχω εφαρμόσει ένα απλό πίνακα αναζήτησης με δήλωση υπόθεση να ανατεθεί μόνο για την παραγωγή της νέας τιμής που πρέπει να αντικατασταθεί.Όταν εφαρμόζουν το σχεδιασμό και μόνο, η διαδικασία MAP εκχωρεί την κατηγορία σε 4 256 * 8 ROMs bit και τόσο συμπεριφοριστικές και ο τόπος και η προσομοίωση διαδρομή είναι ηλικία εργασίας εξαιρετικός.Αλλά όταν εφαρμόζουν το ίδιο σχέδιο σε ένα σχέδιο, όπου έχω instantiated το μπλοκ υποκατάστατο, η διαδικασία ανάθεσης MAP είναι το ίδιο με BLOCK RAM των 256 * 8 που έχει εισαγάγει ρολόι (εγώ δεν έστειλε το ρολόι με την ενότητα αυτή σε όλους) και επιτρέπουν εισροών.Είναι δυνατή η λήψη καρφίτσα από κάποια άλλη ενότητα που δεν είναι τρόπος σε σχέση με αυτό το μπλοκ.
Μπορώ να πω κάπως mapper που να εκχωρήσει αυτό το μπλοκ να ROMs αντί RAMs;ή οποιαδήποτε άλλη λύση;Χρησιμοποιώ XILINX 10.1.3 και την οικογένειά συσκευή είναι XC3S1500-4FG456.

 
Ξέχασα να αναφέρω ότι η κατηγορία μου είναι, όπως προκύπτει ROM και εφαρμοστεί με τη χρήση μόνο για ανάγνωση Block RAM καθώς δεν υπάρχουν ROMs υλικό που υπάρχει σε Σπαρτιάτης συσκευές.Αλλά η μνήμη RAM μπλοκ του επιτρέψει εισόδου είναι conected να load_reg_in pin το οποίο δεν είναι τρόπος που σχετίζονται με αυτό το μπλοκ.Ένα πράγμα είναι περισσότερα, θα πρέπει να περιμένω την αύξηση της παραγωγής σε άκρη του ρολογιού ή η παραγωγή θα είναι έτοιμη το συντομότερο να κάνω αίτηση της εισόδου (φυσικά με κάποια καθυστέρηση, αλλά δεν αυξάνονται ανάλογα με την ακμή του ρολογιού);Περιμένω τη συνέχεια με το μπλοκ μου, αλλά φαίνεται ότι δεν συμβαίνει.

Εδώ είναι ένα μέρος της έκθεσης σύνθεσης.

-------------------------------------------------- ---------------------
| Ram_type | Αποκλεισμός | |
-------------------------------------------------- ---------------------
| Port A |
| Αναλογία | 256-word x 8-bit | |
| Mode | write-first | |
| ClkA | συνδέονται με σήμα <clk> | αύξηση |
| Ena | συνδέονται με σήμα <load_data_reg> | υψηλή |
| WEA | συνδέονται με σήμα <N0> | υψηλή |
| AddrA | συνδέονται με σήμα <data_reg_in> | |
| Dia | συνδέονται με σήμα <N0> | |
| DoA | συνδέονται με σήμα <layers/bytesub_out> | |
-------------------------------------------------- ---------------------

 

Welcome to EDABoard.com

Sponsor

Back
Top