Σύστημα Verilog RTL ερώτηση.

[vizpal]

Γεια σου, είμαι εργάζονται για ένα πρόγραμμα επαλήθευσης SV.Θέλω την πρόσβαση σε ορισμένες εσωτερικές RTL σήματα σε Testbench μου.Πώς γίνεται αυτό;;;

Συνάντησα τυχαία "$ root" στο SV, αλλά δεν είμαι βέβαιος πώς να το χρησιμοποιήσει!

Μπορεί κανείς να μου εξηγήσει πώς αυτό μπορεί να γίνει ...

Αν είναι δυνατόν να αναφερθούν παραδείγματα ...

Ευχαριστώ εκ των προτέρων!!

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Πολύ Καλή" border="0" />

 

[news]

Rozwiązanie Veeam Availability Suite, które będie dostępne w lecie 2014, to pakiet gwarantujący dostępność wszystkich aplikacji i danych w dowolnym czasie i miejscu. W ten sposób Veeam wprowadza nową kategorię rozwiązań, która pozwala na osiągnięcie tego, czego nie potrafią tradycyjne rozwiązania do ochrony danych i zarządzania kopiami zapasowymi - zapewnia ciągłość funkcjonowania firmy (Always-on Business).

Read more...

 

[aji_vlsi]

Ακριβώς όπως πεδιάδα Verilog - χρήση abcd

Ajeetha, CVC
www.noveldv.com

 

[veeramuthuece]

αν θέλετε να την πρόσβαση σε ορισμένες μεταβλητές μέσα από το RTL testbencs.
έχετε να κάνετε hireracial αναφοράς, όπως
tb.dut.internalblock.signal

 

[vizpal]

Μπορούμε να καθορίσει αυτό ως μέρος της διεπαφής αρχείο;;;;

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Idea" border="0" />

 

[VPK]

mybe προσθέτοντας testpoints ...

 

[shobhitk]

Χρήση hireracial ονόματα των σημάτων

Top_Level.mid_Level.lower_level.Signal_name

 

[xuanzhu]

αλλά αυτό είναι ένα πολύ κακό ύφος προσομοίωση, διότι, εάν ο σχεδιασμός έχει γίνει σύνθεση, ορισμένα σήματα θα εξαφανιστούν, και θα πρέπει να τροποποιήσετε testbench σας.Ο καλύτερος τρόπος είναι να αφορά το σχέδιό σας ως Blackbox, και τοποθετήστε ορισμένες ιδιότητες και οι ισχυρισμοί του RTL τον κωδικό σας για να σας βοηθήσει debug