Σχετικά με την τυπικότητα

V

varkylin

Guest
hi all
έχουμε ένα μπλοκ, ο κώδικας είναι:
-------------------------------------------------- ---------------
ενότητα κορυφή (..);
mem_out εισόδου?
.
.
.
float_mem float_mem (
. MCLK (MCLK),
. mem_out (mem_out),
.
.
)?

endmodule

ενότητα float_mem ()?

mem_out εξόδου?

endmodule
-------------------------------------------------- -------------------
και να κάνουμε ένα λάθος.το mem_out σήμα είναι το σήμα εξόδου
η float_mem, αλλά στην κορυφή ενότητα, το σήμα ως σήμα εισόδου.
και θα συνθέσουν, το σφάλμα δεν εντοπίστηκε.Ομοίως, είναι τυπική διαδικασία.
ο αγώνας με τον κωδικό HDL η παραγόμενη κωδικό.
Τώρα, έχω μια ερώτηση, αν μπορούμε να βρούμε το πρόβλημα όταν κάνετε διατύπωση.
και πώς να ρυθμίσετε το εργαλείο της διατύπωση.
σε ευχαριστώ πάρα πολύ

 
Ξέρει κανείς;plz να μου δώσει συμβουλές.3x

 

Welcome to EDABoard.com

Sponsor

Back
Top